一种开环流水线A/D转换器的系统仿真

介绍了一种开环(Open-Loop)流水线结构的A/D转换器的行为级仿真.通过对系统结构的分析,对影响系统性能的主要参数以及非线性因素进行了深入研究,提出了对系统的主要模块进行数学建模和仿真方法.搭建了测试平台,对一个8位、250MHz采样频率的开环流水线结构A/D转换器进行了理想情况仿真,验证了系统结构,并通过对加入非理想因素后的系统仿真,得出一组满足实际系统设计要求的性能指标.     

新型双声道音频Σ-ΔDAC小面积插值滤波器的设计实现

该文提出了一种新型双声道音频Σ-Δ数模转换器(DAC)小面积插值滤波器设计方法。该方法采用左右两个声道复用一个插值滤波器的新型结构,并利用存储器实现第1级半带滤波器,从而降低芯片的实现面积。提出重新排序方法,保证复用后两个声道的同步。设计在TSMC 0.18μm 1.8 V/3.3 V 1P5M CMOS工艺上实现,测试信噪比为106 dB,数字部分芯片的面积仅为0.198 mm2,功耗为0.65 mW。这种设计方法降低了Σ-ΔDAC系统中数字部分的面积和功耗,给模拟部分留有较大的设计裕量,这对模数混合系统的设计具有重要的意义。     

高效可配置浮点FFT处理器设计

为了克服高精度浮点FFT处理器具有较大资源开销的设计瓶颈,采用基于单口存储器的FIFO构建共享蝶形结构的R2/22SDF流水可配置结构.采用适合浮点设计的基2/22算法实现流水结构,不仅有利于可配置电路的实现,还能够有效减少复数乘法次数,提高复数乘法器的计算效率.采用双倍数据位宽的单口存储器实现FIFO存储器,有效避免了双口存储器面积和功耗较大的问题.改进的蝶形共享结构实现两级蝶形的合并,解决了单路径延迟反馈流水线结构蝶形单元利用率低的问题.与传统流水线结构FFT处理器设计相比,有效降低了浮点设计中的资源开销,提高了计算单元的利用效率.     

基于二维EHLC/PC码结构的OCDMA编解码器

提出一种新型的基于AWGs波导的采用扩展双曲同余码/素数码(EHLC/PC)结构的二维编/解码方案,并进行了计算机模拟,得到了二维EHLC/PC码的解码相关输出结果.结果表明:AWGs编解码器实现了二维EHLC/PC码字的编码和相关解码;在相同码长、码重的情况下,EHLC/PC码容量较大,可以实现更多用户的接入.此外,利用AWGs编解码器易于实现OCDMA编解码器的集成化.     

一种新型高效的FFT处理器设计及应用

描述了一种高效的FFT(fast Fourier transform)流水线结构,采用这种流水线结构不仅能提高数据速率,而且能有效减小设计的规模.作为OFDM(orthogonal frequency division multiplexing)系统实现的关键部分,FFT的设计关系到整个系统的实现规模.作为应用之一,笔者在DVB-T接收机中采用了这种FFT结构,实现了对2K/8K双模式的解调.该结构还可方便地应用到其他应用FFT的场合,且易于实现多种模式的并存.     

一个用于背板通信的24Gb/s高速自适应组合均衡器

本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器（Continuous Time Linear Equalizer,CTLE）和2抽头判决反馈均衡器（Decision Feedback Equalizer,DFE）的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方（Least Mean Square,LMS）算法电路控制DFE系数的自适应.电路采用IBM 0.13μm BiCMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm²,在3.3V的电源电压下,功耗为624mW.     

基于余数基{2~n-1,2~n,2~n+1}的高效RNS缩放结构

针对三模余数基{2n-1,2n,2n+1}提出了一种高效的余数系统(RNS)缩放算法和缩放结构,本设计运用中国剩余定理(CRT)选择2n(2n+1)作为缩放因子实现了基于全加器(FA)的缩放结构,从而使三个余数通道的余数和缩放后的二进制整数相同,因此可以节约一个面积和延迟都很大的余数到二进制(R/B)转换模块.在特定条件下本设计会出现缩放误差,但是这个误差值统一都为1.本设计实现了简单高速的特性,且在很大的动态范围内面积时延(AT)积比目前最简单最快的基于全加器的缩放结构小一倍.     

基于结构共享和多级流水线的AES算法硬件实现

针对AES算法,提出了一种新颖的AES算法的硬件实现.与传统的硬件实现方法不同,首先分析了AES算法的结构,并通过修改解密流程,在加解密流程中采用结构共享,节省了芯片的面积;其次在字节代换中采用了复合域中的运算,使得不可减小的时间延迟变得最小;最后通过仔细分析电路中各部分的时间延迟,采用8级流水线结构,最大程度地提高了数据处理的速度.文中提出的硬件结构适用于芯片面积资源紧张、芯片处理速度要求较快的场合.     

基于两层流水线结构的FIR滤波器设计

本文提出了一种基于两层流水线体系结构的FIR滤波器的实现方案(2HPFIR).采用比输入采样频率快几倍的内部时钟频率,实现了乘加器件的高度复用,进而缩减了芯片面积.根据滤波器的抽头数目N和内部时钟快于采样频率的倍数M,在二层流水线结构的抽头链中,加入N/M-1个抽头把运算分成N/M个组.在流水线结构的组内形成M个阶段,组间形成N/M个阶段.随着抽头数量的增长,此结构很容易扩展,且不会增加关键路径的延时.此方法可以灵活应用到其它类似的专用滤波器设计中.     

误差反馈加抖型MASH2-1-2结构Delta-Sigma调制器设计与实现

本文从DSM的线性模型入手,分析了其噪声整形原理,并详细介绍了新型MASH结构的逻辑实现方法.仿真结果表明:与传统或直接加抖型MASH结构相比较,新型MASH结构在谱线连续性及底噪都具明显优势.频率合成应用的实测结果显示:带内杂散优于-75dBc,相位噪声在测试频偏1kHz处可达-96 dBc/Hz.     

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。     

二维提升小波的VLSI结构设计及FPGA验证

针对JPEG2000中小波变换的硬件实现占用资源量大、速度慢等问题,提出了一种有效的二维小波硬件实现模型。该模型采用流水线并行结构,即对图像中各行像素进行流水线处理的同时,对小波分解的各级采用并行结构处理。这样的结构提高了小波变换的处理速度,实现了实时处理,节省了硬件的片上存储及外部存储资源。用FPGA对此模型进行验证。验证实验采用Xinlinx公司的SPARTEN-3系列芯片,对1 024×2 048的大图像进行处理,图像处理速度达到80Mpixels/s,满足实时性要求。     

机载多传感器实时图像跟踪系统研究

针对某型号机载光电吊舱的总体性能技术指标，研制了一种多传感器实时图像跟踪处理系统，该系统在硬件上以高速数字信号处理器（DSP），大规模复杂可编程逻辑器件（CPLD）及微处理器为核心，采用模块化流水线处理结构，实现目标图像的实时跟踪，在系统软件上提出一种高效的快速相关算法，建立相关跟踪置信度评估，模板自适应刷新、相似目标辨识，目标丢失判断和再捕获等准则，有效地提高目标跟踪的稳定性和鲁棒性，该系统进行了大量复杂地面背景条件下的目标跟踪试验，取得了满意的结果。     

一个高效的嵌入式浮点FFT处理器的实现

FFT是数字信号处理中的一种非常重要的算法。本文构造了一个适于嵌入式应用的基16FFT处理器局部流水结构,同时设计实现了一个高效的基4蝶形运算模块。我们的研究应用了局部流水和反馈的思想,使基16FFT蝶形运算模块得以由两个基4/基2蝶形模块组成的反馈流水电路实现,在简化结构的同时提高了处理速度。基4蝶形模块中运算模块的利用率达到100％,而且比传统的基四蝶形模块节省60％以上的资源。     

Efficient VLSI Architecture for Lifting-Based Discrete Wavelet Packet Transform

This brief presents a novel very large-scale integration (VLSI) architecture for discrete wavelet packet transform (DWPT). By exploiting the in-place nature of the DWPT algorithm, this architecture has an efficient pipeline structure to implement high-throughput processing without any on-chip memory/first-in first out access. A folded architecture for lifting-based wavelet filters is proposed to compute the wavelet butterflies in different groups simultaneously at each decomposition level. According to the comparison results, the proposed VLSI architecture is more efficient than the previous proposed architectures in terms of memory access, hardware regularity and simplicity, and throughput. The folded architecture not only achieves a significant reduction in hardware cost but also maintains both the hardware utilization and high-throughput processing with comparison to the direct mapped tree-structured architecture     

JPEG2000算术编码器的算法优化和VLSI设计

研究了JPEG2000算术编码器的算法和电路实现.提出了重归一化规程的一种新的顺序结构,通过添加独立的总移位次数预测规程,使得编码算法可以一次性顺序完成当前上下文的处理.据此设计了具有从流水线的三级流水线电路结构,流水线用于处理无编码字节输出的常规情况,从流水线单独处理编码字节的输出,从而有效缩短了各级电路的关键路径延...     

一种比特平面并行处理的零树编码结构

提出了比特平面并行处理的零树编码结构.根据内嵌编码的零树结构,指出每一个比特平面的编码信息可以同时获得,从而给出了并行的零树编码结构.与现有的结构相比,该结构具有并行度高,没有中间缓冲等特点.实验结果表明,处理速度有明显提高,图像质量可满足大多数应用要求.     

无线移动传感器网络自适应体系结构的设计

随着无线网络技术的日益成熟及其对小型、微型移动设备的支持,无线移动传感器网络已经逐渐成为一个研究的热点。主要讨论了为无线移动传感器网络设计的一个自适应的体系结构。在该体系结构中,使用了一个区域和核心路由节点相结合的多层结构的方法来增加无线移动网络的信息传输能力、可扩充性和可靠性,并降低网络的能耗,这样就可以适应无线移动网络的高度动态性和移动性。     

无线移动传感器网络自适应体系结构的设计

随着无线网络技术的日益成熟及其对小型、微型移动设备的支持，无线移动传感器网络已经逐渐成为一个研究的热点。主要讨论了为无线移动传感器网络设计的一个自适应的体系结构。在该体系结构中，使用了一个区域和核心路由节点相结合的多层结构的方法来增加无线移动网络的信息传输能力、可扩充性和可靠性，并降低网络的能耗，这样就可以适应无线移动网络的高度动态性和移动性。