基于FPGA的FIR升余弦滚降滤波器设计与实现

为了降低FIR滤波器对FPGA资源的消耗,同时能够直接验证其滤波性能。文中采用乘法器和加法器共享以及MEALY型状态机的实现方法,以及卷积、插零等算法,来实现FIR升余弦滚降滤波设计,同时给出了在Quartus II环境下的时序仿真结果。实践表明,此方法可以节省大量的FPGA资源,仅仅需要100多个LE逻辑单元,就可以有效解决FIR数字滤波器算法在FPGA设计中资源紧张的问题。     

基于FPGA的高效FIR滤波器设计与实现

给出了一种基于FPGA的数字滤波器的设计方法.该方法先通过MATLAB设计出一个具有具体指标FIR滤波器,再对滤波器系数进行处理,使之便于在FPGA中实现,然后采用基于分布式算法和CSD编码的滤波器结构进行设计,从而避免了乘法运算,节约了硬件资源,其流水线的设计方式也提高了运行速度.Matlab和Modelsim防真表明,该设计功能正确,能实现快速滤波     

分布式算法在FIR数字滤波器实现中的应用

文章提出了一种利用FPGA实现FIR数字滤波器的设计方案,在设计过程中应用了分布式算法(DA).FPGA有着规整的内部逻辑阵列和丰富的连线资源,特别适合于数字信号处理任务.分布式算法(DA)是一项重要的FPGA技术,它使得在FPGA中实现FIR滤波器的关键运算--乘加运算,转化为了查找表,大大提高了FIR滤波器的速度.文中给出了VHDL语言编写的程序和仿真波形.     

基于查阶跃响应表的高效FIR滤波器设计及其FPGA实现

本文提出了一种采用查阶跃响应表方法实现的FIR数字滤波器设计方案,并以一个649阶FIR滤波器的FPGA设计为例,与传统的采用FPGAIPCORE实现方法进行了对比,分析该设计方法在FPGA的资源利用和系统时钟速率上的优势。通过实验数据验证,该方案可以解决现有技术中FIR滤波器需要大量乘法器和加法器的问题,达到了降低FPGA硬件资源使用、提高系统运行效率的效果。     

基于FPGA的FIR数字滤波器设计与实现

简要介绍了FIR数字滤波器的结构特点和基本原理,提出基于FPGA和DSP Builder的FIR数字滤波器的基本设计流程和实现方案。在Matlab/Simulink环境下,采用DSP Builder模块搭建FIR模型,根据FDATool工具对FIR滤波器进行了设计,然后进行系统级仿真和ModelSim功能仿真,其仿真结果表明其数字滤波器的滤波效果良好。通过SignalCompiler把模型转换成VHDL语言加入到FPGA的硬件设计中,从QuartusⅡ软件中的虚拟逻辑分析工具SignalTapⅡ中得到数字滤波器实时的结果波形图,结果符合预期。     

基于FPGA乘法器的FIR滤波器系统设计

针对传统的FIR滤波器的缺点,介绍了一种基于FPGA乘法器的FIR滤波器设计方法,该滤波器利用FPGA自带的18位乘法器MULT18×18SIO进行乘法计算,利用寄存器对相乘结果进行累加,实现了FIR滤波功能。该滤波器具有占用极少的资源、提高滤波速度和高速灵活性等优点。     

基于ALU架构的面积优化FIR滤波器设计

提出了一种新颖的基于ALU架构的FIR数字滤波器,这种架构采用存储器和计数器实现FIR滤波器的卷积运算.当FIR滤波器的阶数增加时,该架构的逻辑单元基本不变,存储空间仅线性增加,而不像传统分布式架构的存储空间呈指数增加.因此,这种基于ALU架构的FIR数字滤波器的等效逻辑门数大幅减少.FPGA综合结果表明,当FIR滤波器的阶数大于64阶时,基于ALU架构的FIR滤波器比传统分布式架构的滤波器使用更少的等效逻辑门数.     

FIR数字滤波器的FPGA实现研究

为了研究不同结构的FIR数字滤波器FPGA实现对数字多普勒接收机中FPGA器件资源消耗及其实现的滤波器的速度性能,在Xilinx ISE10.1开发平台中,采用Verilog HDL语言分别实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构,并在ModelSim仿真验证平台中仿真了实现设计.结果表明,改进串行结构的实现消耗资源少但滤波速度慢,并行结构的实现滤波速度快但消耗资源多,而DA算法的实现速度仅取决于输入数据的宽度,所以滤波速度通常较快且消耗的资源较少.     

基于FPGA对称型FIR滤波器的设计与实现

在基于FPGA的对称型FIR数字滤波器设计中,为了提高速度和运行效率,提出了使用线性相位结构和加法树乘法器的方法,并利用Altera公司的FPGA开发软件QuartusⅡ进行仿真实现.实验结果表明,该方法和传统的移位相加乘法器和直接结构的FIR滤波器相比,这种方式在性能上有着明显的优势,具有使用逻辑单元少,执行效率高的特点.可以在以后的设计中作为子模块使用.     

FIR数字滤波器的FPGA实现研究

为了研究不同结构的FIR数字滤波器FPGA实现对数字多普勒接收机中FPGA器件资源消耗及其实现的滤波器的速度性能．在Xilinx ISE10．1开发平台中,采用VerilogHDL语言分别实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构。并在ModelSim仿真验证平台中仿真了实现设计。结果表明,改进串行结构的实现消耗资源少但滤波速度慢．并行结构的实现滤波速度快但消耗资源多,而DA算法的实现速度仅取决于输入数据的宽度,所以滤波速度通常较快且消耗的资源较少。     

高阶FIR滤波器面向FPGA的多种实现方法

从FIR滤波器最基本的直接型结构出发,系统地分析了高阶FIR滤波器面向FPGA的多种实现方法,主要针对FPGA实现过程中最敏感的逻辑资源占用作了分析和比较。详细论述了各种方法的优缺点,并提出一种对直接型结构的优化算法,最后通过一个滚降系数为0.05的256阶SRRC滤波器的设计实例,验证了各种方法的资源分析。     

一种基于FPGA节省资源实现FIR滤波器的设计方法

有限长脉冲响应（FIR）滤波器的结构决定了用现场可编程门阵列（FPGA）设计非常消耗触发器资源或存储器资源。以n阶滤波器为例,提出一种节省触发器和双口RAM的读写操作方法。通信系统应用仿真表明,与常规FIR滤波相比较,本文方法不仅滤波效果良好,而且大量减少乘法器和加法器数量,有效节省触发器和双口RAM。滤波器阶数越高,越节省资源。     

基于FPGA的高阶FIR滤波器设计

对于高阶FIR滤波器,由于运算量较大,采用软件等方式无法达到实时处理的要求。文中提出了采用FPGA实现快速卷积结构的高阶FIR滤波器,推导出将大点数FFT分解为二维FFT变换的公式。根据上述理论在采用Verilog HDL语言设计了基于一维转二维FFT的快速卷积结构高阶FIR滤波器。实验表明,该基于FPGA的高阶FIR滤波器具有精度高、速度快、资源消耗少、调试方便、易于集成等优点,并可达到工程实践的要求。     

A Tutorial on Multiplierless Design of FIR Filters: Algorithms and Architectures

Finite impulse response (FIR) filtering is a ubiquitous operation in digital signal processing systems and is generally implemented in full custom circuits due to high-speed and low-power design requirements. The complexity of an FIR filter is dominated by the multiplication of a large number of filter coefficients by the filter input or its time-shifted versions. Over the years, many high-level synthesis algorithms and filter architectures have been introduced in order to design FIR filters efficiently. This article reviews how constant multiplications can be designed using shifts and adders/subtractors that are maximally shared through a high-level synthesis algorithm based on some optimization criteria. It also presents different forms of FIR filters, namely, direct, transposed, and hybrid and shows how constant multiplications in each filter form can be realized under a shift-adds architecture. More importantly, it explores the impact of the multiplierless realization of each filter form on area, delay, and power dissipation of both custom (ASIC) and reconfigurable (FPGA) circuits by carrying out experiments with different bitwidths of filter input, design libraries, reconfigurable target devices, and optimization criteria in high-level synthesis algorithms.     

基于SG FIR Filter的设计方法与分析

基于Xilinx System Generator for DSP工具,在现场可编程逻辑门阵列（FPGA）硬件平台上为了研究FIR滤波器的设计及实现技巧,给出了一个18阶的FIR数字低通滤波器滤波的实验,从滤波器的滤波效果和资源利用率等方面进行了分析,获得了针对不同型号的FPGA芯片和在不同硬件资源环境下,如何选择最优的设计实践方法的结果,得出了使用已封装好的Ipcore来实现所设计的滤波器,不但简单方便,可以减少系统的开发时间,又能有效的利用硬件资源,为最佳选择的结论。     

一种基于查找表的FIR成型滤波实现装置

脉冲数字成型滤波器属于有限冲激响应(FIR)滤波器的一种,常规做法是通过传统的乘累加(MACs)方法来实现,即通过对输入信号与单位冲激响应进行线性卷积。但是,随着成型滤波器系数的增加,这种卷积运算势必会占用大量的MAC单元以及延迟单元,导致现场可编程门阵列(FPGA)硬件资源紧张,系统延迟增大,设备成本增加。本文联合了FIR成型滤波器群延时特征以及基带数字调制符号特性,提出了一种新的查找表(LUT)结构的FIR滤波方法,并且在FPGA上实现。软硬件仿真结果表明,这一方法无论从精确度和资源利用上都具有一定的优势。     

FIR filters with field-programmable gate arrays

Distributed arithmetic techniques are the key to efficient implementation of DSP algorithms in FPGAs. The distributed arithmetic process is briefly described. A representative DSP design application in the form of an 8 tap FIR filter is offered for the Xilinx XC3042 field programmable logic array (FPGA). The design is presented in sufficient detail—from filter specifications via filter design software through detailed logic of salient data and control functions to obtain a realistic placing and routing of configurable logic block (CLBs) and in/out block (IOBs) components for simulation verification and performance evaluation vis-a-vis commercially available dedicated 8 tap FIR filter chips.     

基于分布式算法的高阶FIR滤波器及其FPGA实现

随着FPGA技术的稳步提高，FPGA替代其他技术用于实现高速信号处理已经变得切实可行。针对高阶FIR滤波器十分消耗FPGA硬件资源的问题，提出了一种采用基于位级联的多查找表分布式算法，并以一个32阶8位低通FIR滤波器为例，验证了所提出的方法。仿真结果表明，采用这种方法大大减少了FPGA硬件资源的耗费。     

基于FPGA高阶FIR滤波器的实现

从FIR数字滤波器的基本结构模型出发,分析了FIR滤波器的设计思路及具体实现方法,详细介绍了FIR滤波器的分布式算法（DA）结构。通过分析计算,得到普通DA结构实现高阶滤波器会消耗大量的查找表资源,这样的资源消耗甚至令硬件资源不可接受。针对普通DA的不足,提出了改进型DA结构。并利用FPGA仿真软件分别对64阶FIR带通滤波器的两种改进型DA结构进行仿真,结果表明改进型DA结构所消耗的资源大幅度降低。从而验证了改进型DA结构在降低运算资源和提高性能等方面的优越性。