三阶电荷泵锁相环锁定时间的研究

对三阶电荷泵锁相环 ( CPPLL)的锁定时间与环路参数之间的关系进行了深入研究 ,提出了一种计算电荷泵锁相环锁定时间的新方法 ,并给出了锁定时间的计算公式。通过行为级模型验证 ,说明该公式可以快速准确地得到三阶电荷泵锁相环的锁定时间 ,并且很直观地反映出锁定时间与环路参数之间的关系。非常适合于电荷泵锁相环 ( CPPLL)的系统级设计和前期验证。     

二阶锁相环路相位锁定时间的概率分布

本文介绍二阶锁相环路达到跟随一个阶跃函数波动的相位锁定所需时间的研究结果。介绍两组环路方程,一组是稳定区域的环路方程,另一组是非稳定区域的环路方程。确定了锁定时间的概率密度分布。此外,还对环路噪声带宽和锁定的平均时间之间的关系作了推导。     

基于ADF4193的UHF频率合成器设计

频率合成芯片ADF4193具有小数分频和快速锁定特性。换频时通过增加电荷泵电流以扩大环路带宽,缩短了环路的锁定时间,并采用可编程开关调整环路元件参数来确保环路稳定。UHF跳频频率合成器以ADF4193为核心电路实现设计,采用ADIsimPLL软件仿真环路参数,利用低噪声运算放大器构成的电压放大器来扩大VCO的调谐电压范围,通过调整环路带宽及设计合理的PCB布局来抑制杂散,给出了实测结果。     

串行数字锁相频率合成器的设计

介绍了一种利用AT89S52单片机控制数字锁相环LMX2316的低相位噪声频率合成器,分析了环路的带内相位噪声以及环路的锁定时间与环路带宽的关系,讨论了环路滤波器的设计,最后得到了与分析相符合的结果。     

星载嵌套锁相环锁定时间的分析

锁定时间是星载测控应答机锁相环的重要参数,直接描述了系统跟踪频率变化的能力。通过分析星载测控应答机中嵌套锁相环的结构,建立了其锁定时间的数学模型并进行了数值仿真。分析仿真结果发现了一个最佳的环路带宽,使得系统的锁定时间最短。另外对多组仿真数据与实际应答机的测试数据进行了对比,这些对比表明,锁定时间的数学模型仿真符合锁相环实际测试结果,对应答机的优化设计具有指导意义。     

一种基于PD模糊控制的新型载波恢复锁相环设计

针对数字锁相环中环路的锁定时间和锁定范围这一对相互制约的因素,改进了传统的Hilbert变换鉴相器,融合模糊逻辑的非线性推理和微分控制算法,优化环路滤波器参数,充分发挥微分控制的"预测"作用。仿真结果表明,在符号率100kbps,信噪比25dB的AWGN信道条件下,分别计算二、三、四阶环路滤波参数,采用本算法设计的数字锁相环,分别比传统固定带宽条件下锁定时间小8.7、9、8.3倍,锁定范围扩大5.3、5、5.9倍。使用SMIC0.18μm工艺进行综合,并且嵌入到QAM解调芯片中进行流片,测试结果表明,本芯片可清晰接收数字电视节目,锁定时间缩短6倍以上。     

毫米波数字锁相稳频的研究

本文对一种毫米波数字锁相环路进行了理论分析,给出三阶环路的基木关系式和稳定性判据,从而计算出环路工作参数。实现了8mm速调管振荡器的数字锁相稳频。实验表明,这种环路较易入锁且锁定可靠。     

用摄动法定量研究二阶锁相环的非线性性能

为了获得相干啾声信号,在压控振荡器上进行线性调频,用锁相环锁定起始频率的相位。对于高增益二阶环,当环路参数和调频率满足条件01时,调频得以实现且环路无须断开。 本文将环路方程变换为近于线性的微分方程,用摄动法给出其渐近解析解,从而获得了环路对调频波形影响的定量关系。计算机模拟结果与理论分析基本吻合。     

非相干扩频接收机伪码跟踪环设计及FPGA实现

伪码跟踪环的设计是实现非相干扩频接收机的关键环节。为了实现非相干扩频接收机的伪码跟踪,设计了能量归一化的延迟锁定跟踪环,给出了环路的实现结构及环路参数的计算方法。分析了非相干扩频的特点,指出环路设计的关键点,在此基础上阐述了码环鉴别器、环路滤波器、超前滞后码发生器的设计及实现方法,并给出一套具体的实现参数。Modelsim仿真结果及FPGA实测数据表明所设计的环路能对伪码进行精确跟踪。     

加性白噪声下基带延迟锁定环跟踪精度的计算

研究了加性白噪声下基带延迟锁定环跟踪精度的计算问题,着重讨论了积分时间和环路带宽的关系.以码延迟相关鉴别器的等效鉴相模型为基础,研究了相关器输出噪声特性及其在输入端等效噪声的特性,推导了线性跟踪环输出噪声方差的计算公式,并得到了积分时间和环路带宽分别起主导作用时的简化计算公式,使两种不同的结论得到了统一.     

基于自适应比例积分控制的全数字锁相环

针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题,提出了一种新型带宽自适应全数字锁相环。该系统采用比例积分控制与自适应控制相结合的复合控制方式,其中自适应控制器可根据锁相过程的鉴频鉴相信息,自动调整数字滤波器的控制参数,实现对环路的实时控制。采用理论分析与硬件电路设计相结合的方法进行了系统设计,并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信号频率的变化而改变,具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。     

A fast-locking PLL with all-digital locked-aid circuit

In this article, a fast-locking phase-locked loop (PLL) with an all-digital locked-aid circuit is proposed and analysed. The proposed topology is based on two tuning loops: frequency and phase detections. A frequency detection loop is used to accelerate frequency locking time, and a phase detection loop is used to adjust fine phase errors between the reference and feedback clocks. The proposed PLL circuit is designed based on the 0.35?µm CMOS process with a 3.3?V supply voltage. Experimental results show that the locking time of the proposed PLL achieves a 87.5% reduction from that of a PLL without the locked-aid circuit.     

谐振式光纤陀螺数字闭环系统锁频技术

谐振式光纤陀螺(R-FOG)是基于Sagnac效应产生的谐振频率差来测量旋转角速率的一种新型光学传感器。利用数字调制、解调技术实现陀螺系统的闭环锁定,可以克服模拟电路的热漂移,使系统更加简单灵活。以谐振频率偏差作为研究对象,提出了基于一阶惯性环节的最简闭环锁定分析模型。利用该简化模型,对数字闭环系统中的频率反馈跟踪技术进行了研究,得到了在一定积分时间常数下环路的最佳增益系数,实现了环路的快速、稳定锁定,并在实验中得到进一步的验证。     

基于平方谱估计的OQPSK载波同步算法

基于COSTAS环的载波同步环路在对大频偏OQPSK信号进行载波同步时,所需的入锁时间较长,不能满足突发信号的处理要求。针对这一问题,该文将OQPSK信号的平方谱与载波同步环路相结合设计了改进算法。仿真结果显示,改进算法比传统算法的估计精度更高;在信噪比高于6 dB时,入锁时间短、误比特率接近理论限,满足大频偏突发信号的处理要求。     

Low Cost Built-in Sensor Testing of Phase-Locked Loop Dynamic Parameters

Phase-locked loops (PLLs) serve as core building blocks for communication systems and are often used to synthesize IO clocks for data synchronization and frequency sources for RF conversion. Testing of PLL loop performance is consequently important for guaranteeing the reliability of the underlying communication systems. In this paper, a low cost testing method based on loop triggering and use of built-in analog sensors (small number of transistors) to accurately predict phase-locked loop dynamic parameters is proposed. The sensor responses show strong statistical correlation with the PLL parameters being tested. Accordingly, supervised learning is applied to predict the required PLL parameters from the observed sensor response after “training”. In order to verify analog sensor testing in PLL loop response evaluation, an off-the-shelf PLL and a PLL on printed circuit board (PCB) are tested using this method. The results are analyzed and shown with high correlation to loop parameters. Parameters including charge pump current, voltage-controlled oscillator (VCO) gain, bandwidth, phase margin, and locking time are predicted accurately to prove the viability of the proposed test method.     

A new fast locking charge pump PLL: analysis and design

In this paper a new structure for a fast locking charge pump phase locked loop (CPPLL) is introduced which overcomes the trade-off between the settling time and overshoot of the system. This fast locking PLL uses an auxiliary bang–bang frequency comparator (BBFC) as a lock-aid. An additional charge pump current controlled by the output of the BBFC is injected into the main loop filter capacitor to accelerate the locking process. An analytical approach to extract the differential equation governing on the system’s dynamics is used to evaluate the performance of this fast locking PLL. A heuristic method that results in an approximate solution for the extracted differential equation is also proposed. The correctness of the presented differential equation and its closed-form solutions are verified by comparing the obtained closed-form solutions and simulation results. Using the obtained closed-form solutions, we predict the behavior of the system and design a fast BBFC-CPPLL which meets the system’s requirements. Correctness of the differential equation and its closed-form solutions are verified by comparing the obtained closed-form solutions and simulation results.     

面向数控锁相环的一种非线性动态带宽调整算法

传统的锁相环常采用动态带宽调整算法,由于鉴相器输出的相位误差和反馈时钟频率为非线性关系,动态带宽调整算法常引入错误调节。因此本文面向数控锁相环,提出了一种非线性动态带宽调整方法,较小鉴相误差只有多次出现后才调整数控锁相环带宽,避免了不必要的带宽调整。为了验证提出的算法,本文开发了数控锁相环的Matlab行为级模型,其仿真结果表明其锁定时间下降到原方法的28.6% ~ 85.7%。论文证明了合适的非线性控制算法更有利于降低锁定时间。     

Range Extension of a Phase-Locked Loop

The capture capability of a type of hybrid-locked loop (HLL) in a noisy environment has been shown to be better than that of a conventional phase-locked loop (PLL). An approximate method of estimating the locking range and the locking time of the HLL in the noisy environment has been presented. Also given are the experimental results in partial support of the conclusions of the analysis.     

基于Multisim行扫描AFC锁相环电路仿真设计

锁相环电路具有良好的相位误差控制功能,可实现电路输入信号与输出信号频率之间的同步。基于设计一种行扫描锁相环电路,采用EDA仿真软件Multisim2001,利用Multisim强大的电路设计和仿真功能,完成对锁相环电路的设计。仿真结果表明,所设计电路实现了对相位的锁定功能,同时依托multisim灵活简便的仿真环境,还可通过改变元件参数,并结合观察各点波形的变化,而找到电路的最佳锁相范围数据,为PCB设计与制作节省了设计成本。     

一种集成在DC DC芯片中的电荷泵锁相环设计

设计了一种集成在DC DC芯片中的电荷泵锁相环。其中鉴频鉴相器(PFD)在传统的D触发器结构的基础上增加了复位延迟电路的延迟时间,减小了鉴相“死区”;电荷泵采用充放电电流对称的源极开关结构,解决了电流失配和电荷注入作用的影响;另外,设计了一种可编程的由D触发器构成的分频器电路。基于CMOS工艺,采用Cadence仿真软件对其进行仿真,结果表明该电荷泵锁相环在锁定时间、频率范围、相位抖动等方面均达到了指定的性能需求,且工作特性较好。其性能指标是：电源电压2.4 V,频率调节范围250～750 kHz,锁定时间＜50 μs,相位抖动＜30 ns。