基于ADF4107的锁相环仿真

本文根据锁相环的设计原理,基于锁相芯片ADF4107,利用AD公司的ADIsimPLL软件对锁相环外围电路进行了仿真,得到环路滤波器中的各个元件值,并利用其值,进行了实际的电路设计和制作,测试结果显示锁相环频率合成器工作性能良好。     

基于FPGA的全数字延时锁相环的设计

针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器、存储器与通用IC     

自变模无线电能传输全数字锁相环

针对无线电能传输频率跟踪设计中传统锁相环电路设计复杂、跟踪速度慢、锁相频带窄和无超前滞后环节,单独模块设计修改繁琐等问题,对自变模全数字锁相环进行改进,与传统的全数字锁相环相比,该锁相环采用可变模分频器,使得中心频率可变,锁相范围增大;通过前馈回路进行鉴频调频,提高了锁相速度;同时,其环路滤波器采用比例积分结构,使得锁相输出无静差且比例积分参数依据相位差自动进行调节;通过参数设置可调节输出信号的相位.应用modelsim进行仿真,并进行实物验证证实了该设计具有宽范围的锁相能力及快速精确的频率跟踪性能.     

基于DSP技术的软件锁相环设计

文章从软件锁相的基本原理出发,设计实现了基于DSP技术的锁相环,解决了传统硬件锁相准确性差,精度不高的问题,搭建并网实验平台,并通过信号调理后的锁相检测和实际并网两个方面进行了验证,实验结果表明本方法简单可行,具有很好的实用价值。     

锁相环在频率调制与解调电路中的应用

介绍了锁相环芯片CD4046的结构、性能特点和工作原理；描述了频率调制与解调电路的设计全过程；展望了锁相环发展的未来。     

一种自偏置锁相环结构的分析

介绍了一种自偏置结构形式的锁相环设计方法,在一定程度上可以对锁相频率源输出信号质量进行改善,提升产品性能,简化设计。在没有增加额外环外混频频率信号的情况下,对改进后的锁相环电路进行测试,其相位噪声指标提高约10 dB,具有较大的工程应用优势。     

基于FPGA的全数字锁相环电机调速系统设计

数字锁相环具有抗干扰能力强、锁相效果好等优点。而电机锁相控制系统调速精度高,易于用程序实现。本文介绍了一种基于FPGA的数字锁相环,用于电机调速系统的设计。     

基于FPGA的全数字锁相环设计研究

介绍了一种基于FPGA(现场可编程门阵列)的全数字锁相环设计方法与性能研究, 详细叙述了基于FPGA的全数字锁相环系统的硬件设计构成和软件构建思路,并运用VHDL硬件描述语言实现了全数字锁相环系统,给出了电路系统的仿真结果.通过仿真结果对锁相环系统进行了简要的性能分析.     

基于自适应比例积分控制的全数字锁相环

针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题,提出了一种新型带宽自适应全数字锁相环。该系统采用比例积分控制与自适应控制相结合的复合控制方式,其中自适应控制器可根据锁相过程的鉴频鉴相信息,自动调整数字滤波器的控制参数,实现对环路的实时控制。采用理论分析与硬件电路设计相结合的方法进行了系统设计,并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信号频率的变化而改变,具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。     

锁相环在处理器时钟设计中的应用

文章先进讲述了锁相环的基本原理以及相关的数学基础，接着介绍了经典锁相环在高性能处理器时钟产生中的应用，并对模拟压控振荡器的类型以及噪声类型及其抑制两方面作了小结，随后介绍了新发展的全数字锁相环在时钟产生的应用，最后总结全文对两种锁相结构性能特征以及锁相技术发展趋势作了介绍。     

基于UML的PPL制定业务模型分析

根据大型装备研制中制定PPL(优选元器件清单)的经验和需求,首次以业务模型的形式给出了PPL制定机构的组织方式和工作流程的一般模式,并结合该模型提炼出可实现自动化的环节,为PPL制定软件系统的设计奠定了基础。为了实现业务模型与软件设计模型的统一,采用UML(统一建模语言)来描述PPL制定业务模型。     

GPS接收机载波跟踪环设计与分析

针对GPS接收机载波跟踪环环宽与跟踪的动态性能问题,在分析影响GPS信号动态性能的主要参数热噪声、晶振Allan相位噪声、晶振振动相位噪声和动态应力的基础上,通过对不同阶数的锁相环、锁频环跟踪门限分析与仿真,主要解决了如何设计GPS接收机的载波跟踪环路的带宽,并使系统性能达到最佳的问题,即使用环宽为18 Hz的二阶锁相环辅助环宽为10 Hz的三阶锁频环可以跟踪动态范围小于10 g、100 g/s的高动态信号。     

Software Implementation of a PN Spread Spectrum Receiver to Accommodate Dynamics

To optimize the threshold of a pseudonoise (PN) spread spectrum modem for use over an aircraft/satellite communications link at SHF, the effects of Doppler must be taken into account. Reconstitution of carrier phase by a Costas loop to coherently demodulate the PSK data and also the delay-lock error voltage has typically been the practice in PN modems intended for ground applications. To accommodate the platform dynamics, the Costas loop must have a relatively wide bandwidth, and this implies a significant threshold degradation. An alternate implementation employs a noncoherent carrier tracking loop which maintains frequency lock rather than phase lock. Now, the delay-lock error voltage is noncoherently demodulated. For the airborne application, analysis and simulations show this implementation will extend the receiver's tracking threshold significantly (up to 6 dB) for the worst case dynamics profile. An experimental project was undertaken to modify an existing ground PN modem (AN/USC-28, ADM version) for flight test. A software implementation of the digital tracking algorithms was selected where a HP-2100A minicomputer controls carrier frequency and PN code phase via digital phase shifters. The Costas demodulator for extracting PSK data resides entirely in software, and is completely segregated from PN tracking. In laboratory testing of the receiver with simulated dynamics and in actual flight tests, the demonstrated performance was found to approach closely the goals established by the analyses and simulations.     

全新卫星双向时间比对调制解调器设计

卫星双向时间频率传递是目前被广泛应用的远距离高精度时间频率量值传递方法,其核心组成设备是双向时间比对调制解调器.文章介绍了由北京无线电计量测试研究所研制的卫星双向时间比对调制解调器,该设备采用直接序列扩频(DSSS)和二进制相移键控(BPSK)方式完成时间信号的调制,采用快速傅里叶变换(FFT)算法实现对信号的快速搜索和捕获;利用二阶锁频辅助三阶锁相环路达到动态性能和跟踪精度的平衡;采用二阶延迟锁定环(DLL)来实现对码相位的精密跟踪和测量.采用两个1.2m口径天线的双向比对地球站进行短基线卫星双向时间比对试验,试验结果表明当系统工作在2.5MChip/s码速率时,该调制解调器的时间比对精度(标准偏差(1σ))能够达到0.13ns.     

一种扩展载波环频率捕获范围的方法

在MPSK数字载波恢复中,可以通过锁频锁相环捕获大范围频率偏移。低信噪比下,锁相环的频率捕获范围较小,而工程中锁频环剩余频偏通常较大,因而需要扩展锁相环的频率捕获范围。描述了频差估计以及COSTAS环中相位检测技术的实现方法,分析了COSTAS环的相位检测特性,并根据这种算法的鉴相特性提出了一种扩展频率捕获范围的载波恢复方法。以QPSK为例,通过MATLAB仿真了这种技术在低信噪比情况下对频率偏移的检测与跟踪性能,仿真结果表明,提出的方法适合低信噪比下大范围的频率捕获。     

一种反射式电光调制器及其在同步零差相干系统中的应用

提出一种新型反射式电光调制器。为了验证反射式电光调制器在同步零差相干系 统中的 作用,采用OptiSystem14.0软件搭建了一个40Gbit/s偏振复用的QPS K系统。实验结果表 明,本文系统可以较好地接收信号,完成信号的调制与解调,解决了光锁相环问题。 反射型电光调制器在系 统中的性能优越,有利于实现同步零差相干接收,对实际工程中应用反射式电光调制器 具有参考价值。     

快速锁相无源三阶环路滤波器的设计与检测

在无源三阶环路滤波器的基础上,除了增加环路滤波器的环路带宽和降低相位裕量的参数以外,还可以通过增加硬件电路来提高环路的锁相速度;并提出了3种方法来检测锁相时间.     

Carrier Tracking Loop Performance in the Presence of Strong CW Interference

In a coherent data link, narrow-band radio frequency interference (RFI) near the carrier frequency can degrade the link performance by impacting the carrier tracking loop behavior and producing a partial or complete loss of coherence. If the RFI is strong enough, this effect can occur even though the frequency of the interference lies well beyond the carrier tracking loop bandwidth. In 1973, Bruno and Bianchard independently performed similar analyses of the response of a phase-locked loop (PLL) to a continuous wave (CW) interferor, and derived conditions under which the loop drops carrier lock and tracks the interference instead. This paper compares the contributions of these two analysts, and extends Bruno's closed form approximation for the loop phase error to the entire lock region.     

Behaviour of fractional loop delay zero crossing digital phase locked loop (FR-ZCDPLL)

This article analyses the performance of the first-order zero crossing digital phase locked loops (FR-ZCDPLL) when fractional loop delay is added to loop. The non-linear dynamics of the loop is presented, analysed and examined through bifurcation behaviour. Numerical simulation of the loop is conducted to proof the mathematical analysis of the loop operation. The results of the loop simulation show that the proposed FR-ZCDPLL has enhanced the performance compared to the conventional zero crossing DPLL in terms of wider lock range, captured range and stable operation region. In addition, extensive experimental simulation was conducted to find the optimum loop parameters for different loop environmental conditions. The addition of the fractional loop delay network in the conventional loop also reduces the phase jitter and its variance especially when the signal-to-noise ratio is low.     

Elimination of truncation and round off error and enhancement of stability using a new split loop DPLL

In contrast with the conventional split loop digital phase lock loop, a new loop is presented in this paper that differs from the earlier version principally by design aspects. It incorporates an additional phase modulation input along with its frequency modulation input in the digital controlled oscillator. It is capable of eliminating the deleterious effects of rounding and truncation error with faster signal accusation. Higher loop stability is also achievable using the new split loop digital phase lock loop. Furthermore, radio frequency filtering is done using an In phase and Quadrature phase (IQ) voltage controlled oscillator to avoid interaction between the loop filter and the radio frequency filter. Copyright © 2011 John Wiley & Sons, Ltd.