7.13~7.37GHz宽带锁相跳频源的设计与实现

设计了一种采用电荷泵锁相技术的7.13~7.37GHz宽带跳频信号源,采用复杂可编程逻辑器件(CPLD)控制电荷泵锁相环(CPPLL)频综芯片ADF4108产生跳频信号,跳频带宽高达240 MHz,输出功率约10dBm,电平波动为0.7dB,杂散抑制<-70dBc,输出端采用六阶微带低通滤波器进行带外谐波抑制,二次谐波抑制<-60dBc,传输速率快,电路模块结构紧凑。实验结果表明,所设计的跳频宽带信号源具有快跳变,低相噪,低杂散,高可靠性及高稳定度等优点。     

基于CMOS工艺的622 MHz电荷泵锁相环设计

设计了由饱和区MOS电容调谐的环形压控振荡器(RVCO),并将其用于电荷泵锁相环(CPPLL)电路,其中电荷泵部分采用了能消除过冲注入电流的新型电荷泵电路,并采用SmartSpice软件和0.6μm混合信号的CMOS工艺参数进行了仿真。仿真结果表明,此锁相环的锁定时间为5.2μs,锁定范围约为100 MHz,输出中心频率622 MHz的最大周对周抖动为71ps,功耗为198 mW。此电荷泵锁相环电路可以应用于STM 1和STM 4两个速率级别的同步数字体系(SDH)系统。     

三阶电荷泵锁相环锁定时间的研究

对三阶电荷泵锁相环 ( CPPLL)的锁定时间与环路参数之间的关系进行了深入研究 ,提出了一种计算电荷泵锁相环锁定时间的新方法 ,并给出了锁定时间的计算公式。通过行为级模型验证 ,说明该公式可以快速准确地得到三阶电荷泵锁相环的锁定时间 ,并且很直观地反映出锁定时间与环路参数之间的关系。非常适合于电荷泵锁相环 ( CPPLL)的系统级设计和前期验证。     

一种新型低电荷共享电荷泵电路

采用GSMC0.18μm工艺设计了性能优良的电荷泵,与传统电荷泵相比,此电荷泵具有低失配(mismatch≤2%)、低功耗(≤0.15mw)、低电荷共享的特点,可广泛应用于电荷泵锁相环(CPPLL)中。     

单片UHF RFID阅读器中频率综合器的研究

根据EPC global C1G2射频协议要求以及我国的射频识别协议草案,提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的3阶Ⅱ型电荷泵锁相环(CPPLL)频率综合器,其输入参考频率为250 kHz.电路采用MOSlS IBM 0.18μm RF/MM CMOS工艺,仿真结果表明:锁相环输出频率范围为760 MHz～1.12 GHz,锁相环输出频率为900 MHz时,相位噪声为-113.1 dBc/Hz@250 kHz,-120.4 dBc/Hz@500 kHz.电源电压3.3 V,消耗总电流9.4 mA.     

基于40 nm CMOS工艺的电荷泵锁相环设计

本文基于SMIC40nmCMOS工艺,设计了一款输入频率范围25～20MHz,输出频率范围2.4～4GHz的电荷泵锁相环(CPPLL).介绍了电荷泵锁相环的整体电路框架,叙述了各子模块电路的设计、仿真验证与整体电路的设计与仿真验证,重点介绍压控振荡器的设计与仿真优化.版图后仿真结果表明,电荷泵电流失配在直流情况下达到0.3％@0.4-1.3 V;压控振荡器的输出频率范围为0.3～4 GHz、在输出频率1 MHz时相位噪声为-93.4 dB@1MHz、锁定时间为1 μs、绝对抖动为1 ps、典型值时的功耗为30 mW、面积为300×300 μm.     

一种宽频率范围电荷泵锁相环快速锁定方法

以一种适用于现场可编程门阵列(FPGA)芯片的宽频率范围电荷泵锁相环(CPPLL)为例,介绍了一种通过添加简单辅助电路来减小锁相环(PLL)上电锁定时间的方法。该方法在传统电荷泵锁相环的基础上添加了预充电电路,可以大大减少压控振荡器控制电压(VCTRL)拉升的时间。除此之外还添加了频率比较电路,将较宽的频率范围分成若干个窄频率区间,并用窄频率区间的中心频率来作为关断预充电电流的判定频率,这样就可以在不影响PLL正常功能的情况下均衡宽频率范围锁相环各频率下的上电锁定时间。基于28 nm工艺,对添加了辅助电路的PLL进行spectre仿真验证,在频率范围为800~1600 MHz时,上电锁定时间为1.68~2.29μs。     

利用改进的预置电流方法设计锁相环频率合成器

利用ADS对传统方法和预置电流方法设计的频率合成器进行建模仿真,分析了后者 跳频稳定性差的问题,对预置电流电路增加可控开关,有效减小了泄漏电流对跳频稳定性的 影响;对预置电流的大小进行分析、ADS优化,优化后的设计跳频速度提高约9 μs。     

一种用于时钟产生的低功耗电荷泵锁相环设计

设计了一种用于时钟产生的电荷泵锁相环(CPPLL),其压控振荡器(VCO)采用了新颖的带电流补偿的电流减法器结构。采用Charted2.5V、0.25μmCMOS工艺,整个芯片的面积为300μm×400μm,VCO输出频率范围为55MHz～322MHz。整个电路功耗低,VCO输出频率为240MHz时,功耗为6mW。Hspice仿真结果表明,VCO输出时钟为96MHz时,峰峰值抖动为320ps。     

3 GHz低杂散锁相环中的低失配电荷泵

基于SMIC 40 nm CMOS工艺,提出了一种改进型电荷泵电路。在传统电荷泵锁相环中,电荷泵存在较大的电流失配,导致锁相环产生参考杂散,使锁相环输出噪声性能恶化。设计的电荷泵电路在电流源处引入反馈,降低了电流失配。仿真结果表明,在供电电压为1.1 V,电荷泵充放电电流为0.1 mA,输出电压在0.3~0.7 V范围变化时,电荷泵的电流失配率小于0.83 %,锁相环的输出参考杂散为-65.5 dBc。     

四阶锁相跳频源环路参数的准确设计与仿真

锁相跳频源以其自身的性能优点,已经成为现代微波频率源的主要设计方案。针对目前流行的电荷泵锁相频率合成器芯片,提出一种根据环路带宽、相位裕量、鉴相频率泄漏抑制度等环路参数推导出的三阶环路滤波器准确设计方法,并给出了仿真流程。最后,用ADS软件仿真了一个S波段的锁相跳频源,验证了此方法的准确性。     

单片BiCMOS超高频接收机中锁相环的设计

集成电荷泵锁相环的接收芯片工作在ISM频段：290-470MHz,采用AMS0．8μm BiCMOS工艺,npn管的特征频率为12GHz,横向pnp的特征频率为650MHz。锁相环中鉴频鉴相器和电荷泵的设计方案基本消除了死区。压控振荡器采用LC负阻结构,中心振荡频率为433MHz,调谐范围为290-520MHz,频偏为100kHz时的相位噪声约为-98dBC／Hz．分频器采用堆叠式结构以降低功耗,PLL在5V的工作电压下功耗仅为1．4mA。     

A new fast locking charge pump PLL: analysis and design

In this paper a new structure for a fast locking charge pump phase locked loop (CPPLL) is introduced which overcomes the trade-off between the settling time and overshoot of the system. This fast locking PLL uses an auxiliary bang–bang frequency comparator (BBFC) as a lock-aid. An additional charge pump current controlled by the output of the BBFC is injected into the main loop filter capacitor to accelerate the locking process. An analytical approach to extract the differential equation governing on the system’s dynamics is used to evaluate the performance of this fast locking PLL. A heuristic method that results in an approximate solution for the extracted differential equation is also proposed. The correctness of the presented differential equation and its closed-form solutions are verified by comparing the obtained closed-form solutions and simulation results. Using the obtained closed-form solutions, we predict the behavior of the system and design a fast BBFC-CPPLL which meets the system’s requirements. Correctness of the differential equation and its closed-form solutions are verified by comparing the obtained closed-form solutions and simulation results.     

Short locking time and low jitter phase-locked loop based on slope charge pump control

A novel structure of a phase-locked loop(PLL) characterized by a short locking time and low jitter is presented,which is realized by generating a linear slope charge pump current dependent on monitoring the output of the phase frequency detector(PFD) to implement adaptive bandwidth control.This improved PLL is created by utilizing a fast start-up circuit and a slope current control on a conventional charge pump PLL.First,the fast start-up circuit is enabled to achieve fast pre-charging to the loop filter...     

基于ADF4193的UHF频率合成器设计

频率合成芯片ADF4193具有小数分频和快速锁定特性。换频时通过增加电荷泵电流以扩大环路带宽,缩短了环路的锁定时间,并采用可编程开关调整环路元件参数来确保环路稳定。UHF跳频频率合成器以ADF4193为核心电路实现设计,采用ADIsimPLL软件仿真环路参数,利用低噪声运算放大器构成的电压放大器来扩大VCO的调谐电压范围,通过调整环路带宽及设计合理的PCB布局来抑制杂散,给出了实测结果。     

一种高速低功耗电荷泵电路的设计

介绍了作为高速锁相环电路集成芯片一部分的高速低功耗电荷泵电路的设计。所设计的锁相环路适应高频工作环境,电路结构采用当前的主流结构———D/A混合结构的电荷泵锁相环。环路中的鉴相器是数字鉴频鉴相器结构,没有反馈回路,提高了工作频率,并且缓解了传统鉴频鉴相器中死区的产生。电荷泵结构进行了一定的改进,既使电路结构简单,又削弱了MOS管带来的非理想特性,使得电荷注入、电荷分享、时钟脉冲馈通等寄生效应得到最大程度的减缓,同时保证高速、低功耗的电路性能。压控振荡器采用环路振荡器结构,易于集成而且功耗低。     

Linearised charge pump independent of current mismatch through timing rearrangement

In conventional fractional N phase-locked loops (PLLs), charge pump nonlinearity dominates the overall loop linearity. A nonlinear charge pump increases close-in phase noise and fractional spur. Charge pump nonlinearity is mainly caused by up and down current mismatch which is in turn caused by device mismatch, and finite output impedance. A new charge pump linearisation technique is proposed by introducing an extra delay in the phase-frequency detector (PFD), so that charge nonlinearity caused by current mismatch is cancelled. The new method is independent of current mismatch. A fractional N PLL has been implemented in a 0.18 ?m CMOS technology with the proposed linearisation technique. The measured fractional spur at 300 kHz offset is -77 dBc at 3.975 GHz.