可配置总线接口USB控制器IP核的设计与实现

设计并实现了USB1．1器件IP软核、固核和硬核。详细介绍了USB IP软核的设计和验证技术以及基于0．18μm标准单元的固核与硬核的实现方法。为了提高USB IP的可重用性，引入了总线适配器和可配置总线接口IP核的概念，设计了三种总线适配器。对USB IP核的可配置端点数及基于FPGA的三种总线适配器进行了性能分析和评价。     

SOC中IP核重用技术及其接口模型

SoC是超大规模集成电路的发展趋势和新世纪集成电路的主流.其复杂性以及快速完成设计、降低成本等要求,决定了系统级芯片的设计必须采用IP(Intellectual Property)重用的方法.本文介绍可重用IP设计方法,以及IP的接口模型,有效的接口可以提高重用率,从而提高SoC的设计效率.0CP(开放核协议)将软件中的分层概念应用到IP核接口,提供一种具有通用结构的接口协议,方便了IP核与系统的集成.     

兼容WHISHBONE总线的LED数码管显示控制器设计

本文设计了一个LED数码管扫描显示控制器IP核,采用WISHBONE Rev.B.3总线接口规范,全部使用VHDL语言编码,与实现技术和目标器件无关,可以使用在任何基于WHISHBONE总线的片上系统中,提高了IP核的可复用性.本IP核可以实现完备的8位LED数码管扫描显示功能,而使用非常简单.经过系统集成,调试和使用,本IP核完全满足设计要求,工作正常.     

USB IP核的设计和应用

由于USB接口广泛应用,现在众多SoC中都嵌入了USB IP核。但当前市场上的USB IP核一般仅仅针对某一种总线结构的SoC,可重用性不强。介绍了一款可配置的USB IP核设计,重点描述USB IP核的结构划分,详细阐述了各模块的设计思想。为了提高USB IP的可重用性,本USB IP核设计了总线适配器,经过简单配置可以用于AMBA ASB总线或WishBone总线结构的SoC中。此IP核进行了FPGA验证,验证结果表明他可作为一个独立的模块嵌入到SoC系统中。     

参数化IP软核在视频格式变换系统中的应用

介绍了一种利用参数化IP软核设计视频格式变换系统的新方法.这些IP核具有较高的性能和灵活性,更新方便、开发成本低、可重用性强.验证表明,这些IP软核在视频变换系统中的应用完全能达到设计要求.     

PDP信号存储处理IP核的设计与Verilog HDL实现

介绍了等离子显示器的基本电路系统及寻址显示分离子场驱动方法，设计了一种具有伪轮廓消除功能的PDP信号存储处理IP核，作为PDP信号控制系统的核心部分，它具备通用的外部电路接口，有较强的可移植性和可复用性，稍加改动便可应用于不同类型和不同参数的PDP显示控制，缩短了设计周期。利用Verilog HDL语言中有限状态机和参数化设计思想对IP核进行了描述和设计，并在Xilinx公司的FPGA器件上实现了IP核的功能验证。     

参数化总线桥的设计及其可重用性测量

基于IP重用的设计方法是提高SoC设计效率的有效途径。为了使IP可以多次重用于不同系统体系结构和不同应用场合,应该尽可能提高IP的可配置能力,参数化设计是实现可配置的一种常用方法。文中研究了一个参数化总线桥IP软核的设计,并使用LOC作为度量指标定量地分析了参数化设计方法和非参数化设计对IP可重用性带来的影响。     

一种IP核AMBA总线兼容性验证的通用方法研究

目前市场上使用AMBA总线接口的IP核已经占到70%,IP核AMBA总线接口的验证在SoC集成和IP复用过程中尤为关键。本文介绍了一种IP核AMBA总线兼容性验证的通用方法,该方法运用SystemVerilog语言、AVM验证方法学以及验证IP搭建基于覆盖率驱动的通用验证平台,并运用该平台对一种oc8051IP核的AHB master接口进行了全面验证。结果证明该方法灵活、高效、具有普适性。     

基于AMBA总线接口的AFDX端系统IP核

本文基于ARINC664规范第7部分,提出符合该规范的基于AMBA总线接口的AFDX端系统IP核设计方案。目前该IP核已通过RTL级测试与FPGA验证。通过性能测试,证明该IP核符合AFDX协议标准,具有较高的通信性能及稳定性。完全可以作为一个可重用的IP核。     

基于VxWorks的RapidIO网络通用接口设计

文中在参考了VxWorks 6.8操作系统下TCP/IP协议栈的实现和基于以太网的socket接口实现,研究了将Rapid IO数据传输和socket套接字相结合的可行性之后,设计了一套基于VxWorks 6.8操作系统的Rapid IO网络通用接口。该套接口的实现是在原有的socket基础上对协议栈进行了扩展和定义,并且不影响以太网的使用。文中实现了在VxWorks下使用socket API传输Rapid IO数据的功能,并在测试中取得了良好的效果。     

基于SMIC40LL工艺的DDR物理层IP设计

随着高性能消费电子如智能手机,平板电脑的迅速普及,对高性能低功耗的DDR接口电路的需求随之迅速增加。本文论述了在SMIC40LL工艺上实现了高性能、低功耗、小面积的DDR物理层IP技术,包括DDR物理层架构、DLL设计、10设计和物理实现。该物理层IP可以在ss条件下达到1333Mbps的速率并在核心电压稍稍过压下达到1600Mbps的速率。     

SoPC平台下ALSA标准声卡驱动设计与实现

介绍了SoPC平台下嵌入式Linux系统的ALSA音频子系统, 针对Xilinx开发板的AC97控制器IP核,给出在嵌入式SoPC平台下音频驱动的设计方法及实现.该设计方法充分利用Linux内核对音频子系统提供的支持,克服嵌入式AC97控制器IP核IO缓冲区小的缺点,实现对该IP核的驱动程序.该驱动程序满足实时性要求,且在各SoPC平台具有可移植性.     

SoC片上总线技术的研究

在SoC设计中,经常会遇到一些问题,包括IP核移植性、设计复用、设计验证,以及公共设计平台的搭建。如何有效地解决这些问题,使得设计SoC系统就像设计微机系统那样方便快捷,这就是片上总线系统提出的目的。本文通过对AMBA, AVALON, OCP,WISHBONE等SoC总线的比较,分析了SoC片上总线技术。     

门控时钟单元IP核设计

门控时钟是VLSI设计中降低功耗的一种主要技术,将门控时钟设计为一个独立的IP,可以降低设计的复杂性。在对门控时钟的基本工作原理和结构分析的基础上,本文给出了将门控时钟单元电路设计为一个独立IP核的设计流程,并生成了系统物理设计和验证阶段所需要的库文件。设计结果已成功地应用于高性能、低功耗嵌入式CPU的设计。     

PCI Express协议实现与验证

称为第3代I/O接口技术的PCI Express总线规范的出现,从结构上解决了带宽不足的问题,有着极为广阔的发展前景。基于Verilog HDL硬件描述语言及可综合化设计理念,完成了PCI Express IP核RTL代码的设计。IP核代码使用Verilog HDL语言编写,分模块、分层次地设计了事务层、数据链路层和物理层的逻辑子层,并进行了可综合化设计与代码风格检查。对设计的PCI Express IP核的功能分别从协议层次和应用层次进行了验证。具体实现上,采用Denali公司的PureSuite测试套件对IP核的协议兼容性进行验证,验证范围覆盖了IP核的3个层次以及配置空间,采用QuestaSim仿真工具对IP核的应用层进行验证。仿真结果表明,设计的PCI Express IP核工作正常,性能优良。     

基于VerilogHDL的IP核参数化设计

指出了IP核参数化设计的重要性,分析了IP核的参数类型及相互关系.在分析基于VerilogHDL的IP核参数化设计方法及所面临困难的基础上,提出了一种附加的编译预处理方法并设计了相应的工具软件ECP.IP核由VerilogHDL和ECP扩展的语句混合编程,经ECP处理后生成VerilogHDL源文件.应用该方法后,提高了Ver-ilogHDL在描述功能、性能、结构及优化策略等参数化的复杂模型时所需要的灵活性,增强了VerilogHDL的建模能力.作为一个IP核参数化设计的实例,介绍了C*Core系统中断控制IP的参数化设计过程,给出了FPGA验证的结果.     

基于GPIB的雷达接收机自动测试系统

雷达接收机有大量的参数需要测量。传统的人工测试方法既费时又费力,而且测量的结果受人为因素的影响,已经不能满足实际测试的要求。而基于通用接口总线的雷达接收机自动测试系统是解决该问题的一条可行途径。文中介绍了该远程测试系统的硬件结构和软件设计。在软件设计上,本系统用Agilent IO Libraries Suite将VB程序转化为能够被程控仪器识别的标准命令,从而控制有通用接口总线接口的仪器;而仪器端则根据使用的命令树设计了一种基于二叉树的命令解析程序来解析控制端发送的命令。通过实际测试,该测试系统成功实现了计算机对通用接口总线设备的远程控制。     

一种面向嵌入式应用的片上系统:腾跃-1

本文介绍了面向嵌入式应用的片上系统芯片:腾跃-1的设计和实现技术.该芯片包括32位嵌入式RISC微处理器内核、通用存储器控制器、LCD控制器、片上总线和各种外围设备.微处理器内核采用自主设计的指令集体系结构.该芯片已经在中芯国际0.18μm工艺上通过验证,主频300MHz@1.8V,可以应用于信息安全领域的身份认证和数据加密等应用.本文最后对芯片的进行了性能评测.     

一款应用于数字化仪表IP核的开发

本文介绍了一款定制数字化仪表芯片主控芯片内核——微控制器的IP设计过程。以8位MCS-8051为原型,开发了一款增强型、类8052的微控制器软IP及配套汇编程序编译器;采用软硬件协同验证的方法搭建测试平台先后完成功能仿真、FPGA功能验证,并顺利通过了逻辑综合和时序仿真。各项结果均表明设计具有良好的性能,满足客户需求。     

基于FPGA的SATAII协议物理层实现

SATA作为一种高速串行,点对点传输的硬盘接口,已取代了IDE硬盘接口。目前在硬盘中使用较为普遍的是SATAII和SATAIII,其线速率分别达到了3 Gbit·s^-1和6 Gbit·s^-1。文中对SATAII协议进行了全面的分析,并利用Xilinx公司的ISE开发工具和ML507评估板完成了协议的软IP核编写与调试。所用FPGA型号为XC5VFX70T,利用其中硬核Rocket IO GTX实现了高速链路的功能,并使用多级流水线技术进行并行设计以提高整体速度。