基于FPGA的精密时间测量系统设计

设计了一种在FPGA中基于时间内插技术而实现的高精度时间测量系统。在分析传统数字计数法原理与误差的基础上,从误差源头出发,为精确测量“细”时间即传统数字计数法中待测信号上升沿与下一个计数时钟上升沿的时间差,提出用4个同频、相位依次相差45°的内插时钟测量,通过待测信号上升沿锁存4个内插时钟状态来估算这部分时间差。“粗”时间用高速时钟直接计数,可以保证有大的测量量程,详细分析了该方法测量原理误差。通过实验验证表明,精度高达312.5 ps,误差小于300 ps,该设计具有测量范围大、测量精度高、占用资源少、体积小等优点。     

高速数字存储示波器实现技术

提出了一种基于随机取样技术的高速数字存储示波器的实现技术.采用FPGA实现100MS/ps数据采集控制和缓冲存储、触发控制、显示控制等所有逻辑控制电路,从而有效减小仪器体积、降低整机功耗;使用高分辨率模拟测时扩展器,使等效采样率达到10GS/ps,时间测量分辨率达到100ps,实现100MHz(-3dB)可重复信号的波形重现.文中给出了在最小时间分辨率下波形重建的结果.     

火控雷达测量误差自相关时间分析

舰炮火控雷达跟踪精度试验时需要确定跟踪数据的采样时间间隔,采样时间间隔主要取决于雷达跟踪误差特性的自相关时间。数据采样时间间隔直接影响试验航次数的确定和试验效率。从基础自相关估计理论出发,给出通过协方差函数直接计算和利用FFT变换计算雷达误差自相关时间方法,实测数据结果验证了火控雷达误差数据序列的平稳性;分析得到了火控雷达对典型目标的跟踪误差弱相关时间并给出雷达精度试验对空中目标数据采样时间间隔先按距离和方位角弱相关系数K值确定,即1～2 s,数据处理时再对高低角误差数据进行取2～3倍间隔的建议。通过自相关时间分析发现雷达伺服系统对消舰艇摇摆存在剩余的技术问题,有助于雷达技术改进和跟踪误差源分析。     

交流伺服系统振动鲁棒M/T测速算法

针对使用增量式正交脉冲编码器进行测速的交流伺服系统中M/T测速算法易受电机转子机械振动干扰的问题,提出一种基于假脉冲剔除的M/T测速算法.分析M/T测速算法的实现机理,将机械振动条件下导致速度测量误差的主要原因归结为引起位置量化误差的假脉冲信号.分别采用数字滤波器和方向信号鉴别器对高频和低频假脉冲信号进行抑制,并给出改进后的M/T测速算法实现方案.仿真和实验结果表明:基于数字滤波器和方向信号鉴别器的假脉冲剔除法能够消除机械振动引起的位置量化误差.改进后的M/T测速算法对机械振动具有鲁棒性,且能够在电机整个运行速度范围内给出准确的速度测量值,从而提高了交流伺服系统的速度控制性能.     

基于LAN的数字变电站时间同步误差研究

针对基于局域网(LAN)的数字变电站协同保护,研究了时间同步误差对保护算法的影响。建立了基于IEC 61850的智能变电站协同保护模型,利用IEEE 1588精密时间协议(PTP)设计了基于电流差动的协同保护系统,通过测量数据分析时间同步误差对距离保护算法的影响,研究了时间同步误差对电流差动保护和距离保护两种典型保护算法的影响。以具有14个测量点的简化220 kV变电站为例,对基于电流差动的变电站保护算法进行了仿真。结果表明,时间同步误差导致电流差动保护和距离保护算法分别出现错误的故障检测和错误的故障距离估计。     

基于CPLD控制的时序正弦信号发生器

本文根据六自由度电磁敏感定位系统的原理,采用高精度函数发生器MAX038,结合CPLD数字控制技术,设计了一种基于CPLD数字控制的时序正弦信号发生器.其发射正弦信号频率上限为20 MHz,波形失真THD值为0.75%,为系统提供了精度较高、频率可调的正弦信号.CPLD数字时序控制精度为纳秒级,解决了模拟电路时序控制信号受温度影响发生漂移的问题,实现了系统持续稳定工作,提高了系统的计算精度,使系统定位计算距离误差小于1 cm,角度误差小于1°.     

基于多周期同步采样宽带移相法的新型电网无功测量方法

基于多周期同步采样宽带移相法,提出了一种电网无功数字测量新方法。多周期同步采样用100 MHz高频脉冲对电网频率进行测量跟踪,保证10个周期采样同步误差小于0.03%;设计的宽带移相滤波器组在带宽45~4955 Hz内实现90°相移,相移误差0.01°,其暂态过渡时间最大为67 ms。给出了实现该方法的具体硬件配置。仿真结果表明,相对传统方法,所提方法精度更高,可在每10个周期内实现电网无功的高精度测量。     

示波器通道时延偏差校准与时基误差估计

在进行高精度时差或相位测量时,由于测量设备各通道时延的不一致性会影响测量结果,本文分析了示波器通道时延偏差的测量方法,给出了两种方法的实验结果,实验结果表明,两种方法的符合度优于3ps.同时,也分析了示波器时基误差对测量结果的影响,给出了一种评价时基影响的实验方法,实验结果表明,对时基准确度是10-8的示波器,如果测量1μs的间隔,时基误差的影响小于50ps.     

感应同步器信号放大研究

感应同步器信号放大电路是实现高分辨率轴角-数字转换的核心硬件。研究信号放大对测角系统测量误差的影响,提出放大信号间的相移导致测量误差,误差具有二次谐波特征。分析运放噪声对测角系统数字信号稳定性的影响,提出信号放大电路设计方案。设计并实现了感应同步器信号放大电路,解决了跟踪鉴幅型测角系统的16bit数字信号不能稳定显示的问题。     

电子式互感器校准方法和校准系统研究

针对现有数字输出的电子式互感器采用传统电磁式互感器校准方法进行校准时出现的时间偏移和采样不同步等问题,设计了一种电子式互感器校准系统。所设计的校准系统可实现对具有模拟量输出和数字量输出的电子式互感器的校准。性能测试结果表明,该系统比值误差小于0.05%,相位误差小于2',可用于0.2和0.2 s准确度等级的电子式互感器的校准。     

应用于 ATE 的时间测量单元设计

集成电路飞速发展对集成电路自动测试设备(ATE)中时间测量单元(TMU)的精度提出了更高的要求。针对这一问题,本文使用电子学引脚测试芯片MAX9979对数字IC施加激励和捕获响应,结合Xilinx Artix-7 FPGA内部固化的时间数字转换器(TDC)设计了一种高精度的时间测量单元。时间数字转换器采用粗、细计数结合的内插方法,粗计数由参考时钟为200 MHz的32位直接计数器实现;细计数由超前快速进位链(CARRY4)级联的延迟链构成,通过对CARRY4进行专用配置来减小其超前进位功能引起的测量误差,使用码密度校准法对延迟链进行校准。实验结果表明,TMU量程为21.475 s,平均分辨率为34.7 ps, DNL优于2.5 LSB,INL优于4.5 LSB,精度为39.7 ps。     

GRO‐TDC with gate‐switch‐based delay cell halving resolution limit

In this paper, we propose a time‐to‐digital converter (TDC) with first‐order noise‐shaping. The proposed gated ring oscillator (GRO)‐TDC overcomes the limitation associated with GRO's intrinsic resolution by adopting two GROs, whose delay difference is equal to half the delay of a delay cell. The GRO is composed of 17 stages of a newly proposed delay cell, which utilizes a gate‐switched configuration to solve the charge redistribution problem. The proposed GRO‐TDC is designed using a 65‐nm process technology, with an area of 0.015 mm² and a supply voltage of 1 V. The sampling rate and the effective resolution of the proposed GRO‐TDC are 50 MS/s and 1.22 ps, respectively. Finally, the proposed GRO‐TDC consumes a power of 9.08 and 2.41 mW in the calibration and conversion modes, respectively. Copyright © 2017 John Wiley & Sons, Ltd.     

A self‐calibrated delay‐locked loop with low static phase error

In conventional delay‐locked loop circuits, the charge and discharge of the charge pump result in mismatched current reflecting the size of the static phase error. The static phase error between feedback clock and reference clock is likely to be within tens or hundreds of picoseconds (ps). We thus propose an approach using digital calibration methods to reduce the charge pump current mismatch by means of the setup time of the D‐type flip flop. The setup time of D‐type flip flop is determined and duplicated to detect the phase error between the reference clock and feedback clock. It results in a very small static phase error between the reference clock and feedback clock. This paper used a 0.18 µm CMOS process design, with a reference frequency of 700 ~ 900 MHz. The active area is 0.031 mm², and the phase error after correction is less than 5 ps. Copyright © 2015 John Wiley & Sons, Ltd.     

基于最优预见控制的货运列车速度跟踪控制研究

列车速度曲线的精确跟踪是货运列车自动驾驶系统保证稳定性、精确性和安全性的关键。货运列车速度跟踪系统大时滞特性会造成控制精度下降和能耗增加的问题。为解决该问题,研究了牵引制动系统响应时间和指令传输延时特性,构建了列车速度跟踪控制滞后模型。利用差分算子处理列车动力模型中的滞后项,构造最优预见速度跟踪控制器。仿真对比试验表明,基于最优预见控制的货运列车速度跟踪控制器具有响应快、速度误差小、安全性高等特点。     

电子式电流互感器暂态传变延时测试技术研究

从继电保护应用的角度关注了电子式电流互感器暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性。提出了一种基于高精度高带宽模拟采样和数字量接收精确时标标定的测试方案,采用数字相位锁定器(DPLL)消除数字量时序抖动,利用突变量检测确定初始时刻,再结合相位提取进行时差补偿修正,很好地消除了测试中的各个误差因素。通过开发的测试系统在工程中的应用,证明了所提方案的可行性。     

模拟量输入合并单元暂态时间特性测试技术研究

介绍了模拟量输入合并单元的暂态延时与稳态延时之间的差异性,并从继电保护应用的角度关注了模拟量输入合并单元暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性,提出了一种基于基于精确离散时间控制的的合并单元暂态时间特性测试方案,采用数字相位锁定器（ DPLL）消除数字量时序抖动,利用突变量检测确定初始时刻,再结合相位提取进行时差补偿修正,很好的消除了测试中的各个误差因素,利用同步信号异常、报文离散度变化等突发事件作为触发条件,测试这些异常过程时间特性的变化对电流电压复合误差的影响。通过开发的测试系统在工程中的应用,以验证本时间特性测试技术方案的可行性。     

Design and implementation of a hybrid DPWM under 50 ps resolution based on general‐purpose FPGA

High‐resolution pulse width modulators are used widely in different fields of electrical engineering, such as dimming of light‐emitting diode (LED) lighting, motor control, RF modulators, audio amplifiers, and switch‐mode power supplies. To realize a high‐resolution digital pulse‐width modulator (DPWM) in a limited inner system clock, a simple implementation of a hybrid DPWM with the resolution under 50 ps based on a general‐purpose field‐programmable gate array (FPGA) is described. The multiplexer device implementing the fast carry‐chain path and an AND gate controlling the selection input are used as a delay unit. The manual routing or placement is not required in the proposed approach, which just needs some conditional constraints. Some different conditional constraints influencing the monotonicity and resolution of DPWM are discussed. Finally, a 1 MHz switching frequency DPWM with 40 ps resolution is experimentally demonstrated, with high monotonicity and linearity. Further, a synchronous buck with and without this high‐resolution DPWM is experimentally compared to illustrate the regulation resolution.     

A 1‐Gbps reference‐less burst‐mode CDR with embedded TDC in a 65‐nm CMOS process

A reference‐less all‐digital burst‐mode clock and data recovery circuit (CDR) is proposed in the paper. The burst‐mode CDR includes a coarse and a fine time‐to‐digital converter (TDC) with embedded phase generator. A low‐power current‐starved inverter is employed as the delay unit of the fine TDC to acquire the high measurement resolution. A calibration method to diminish the inherent delay is used to reduce the quantization error of the recovery clock. The proposed CDR is fabricated in a 65‐nm CMOS process. Experiment results show that the CDR operates from 0.9 to 1.1 Gbps and have a 13‐bit consecutive identical digits (CIDs) tolerance.     

Algorithms of adaptive tracking of unknown multisinusoidal signals in linear systems with arbitrary input delay

The problem of adaptive tracking control is addressed for the class of linear time‐invariant plants with known parameters and arbitrary known input delay. The reference signal is a priori unknown and is represented by a sum of biased harmonics with unknown amplitudes, frequencies, and phases. Asymptotic tracking is provided by predictive adjustable control with parameters generated by one of three designed adaptation algorithms. The first algorithm is based on a gradient scheme and ensures zero steady‐state tracking error with all signals bounded. The other two algorithms additionally involve the scheme with fast parametric convergence improving the closed‐loop system performance. In all the algorithms, the problem of delay compensation is resolved by special augmentation of tracking error. The adjustable control law proposed do not require identification of the reference signal parameters.