低成本微反应槽PCR芯片阵列双重控制系统

设计了内部不含温度传感元件、加热元件的低成本微反应槽聚合酶链式反应（PCR）芯片．研制了宏观集中控制与微观分散控制有机结合的双重控制系统，该系统具备对PCR芯片的批量处理能力；宏观集中控制装置以水为传热媒质通过特制换热器给芯片提供聚合酶反应所需的基本温度；在柔性印刷电路板上形成与芯片阵列对应的微型加热器阵列，针对各芯片进行分散的温度补偿。     

移动多媒体及其在手持移动设备上的应用

项目所有人：胡胜发；所在国：美国：专业：芯片设计；学历：博士 已申请专利项目简介：本课题旨在设计与开发具有多种文字与多媒体处理能力的、用于无线移动装置如手机与掌上型电脑的超大规模集成电路芯片（M3Chip，简称M3芯片）和相关软件。其第一代M3芯片，在文字方面，能够处理中文、日文与韩文；     

微反应槽PCR芯片阵列前馈-串级控制系统

设计了内部不含温度传感元件、加热元件的低成本微反应槽聚合酶链式反应（PCR）芯片，研制了宏观集中控制与微观分散控制有机结合的芯片阵列温度控制系统。宏观集中控制装置以水为传热媒质，通过特制换热器给芯片提供聚合酶反应所需的基本温度；在柔性印刷电路板上形成与芯片阵列对应的微型加热器阵列，针对各芯片进行分散的温度补偿。采用前馈一串级控制策略实现微加热器阵列与换热器最佳配合，共同完成各芯片温度的快速、精确控制。     

CPLD在CCD图像采集系统中的应用

介绍一种利用复杂可编程逻辑器件（CPLD）来设计CCD图像传感器驱动时序和嵌入式图像采集系统控制逻辑时序的方法；分析TC237B图像传感器和VSP2210CCD信号专用处理芯片的时序；结合状态机的设计给出部分驱动电路的VHDL源代码描述和功能仿真波形；验证CPLD技术在嵌入式图像采集系统中的可行性。     

一种Sharpened-CIC滤波器的设计及仿真

在分析了广为应用的级联积分梳状滤波器（CIC）的改进结构Sharpened_CIC的基础上，引入了一些专用集成电路／可编程芯片的现代EDA设计技术，给出一种它的实现方案；并结合MatLab和芯片仿真工具提出了一种对复杂信号的仿真测试方法，应用于方案的验证。     

DSP片外高速海量SDRAM存储系统设计

介绍使用同步动态RAM（SDRAM）扩展嵌入式DSP系统高速超大容量外部存储空间的设计方法；结合已成功实现的、基于TMS320C6201的数字信号处理系统，论述使用IS42S16400 SDRAM芯片设计DSP片外同步存储系统的具体实现方案；详细讨论TMS320C6201的EMI与SDRAM的接口设计及编程方法。     

硬件描述语言HDL的现状与发展

从数字系统设计的性质出发，结合目前迅速发展的芯片系统，比较、研究各种硬件描述语言；详细阐述各种语言的发展历史、体系结构和设计方法；探讨未来硬件描述语言的发展趋势，同时针对国内EDA基础薄弱的现状，在硬件描述语言方面作了一些有益的思考。     

基于FPGA的IRIG-B编解码设计与实现

随着系统间时间同步要求的提高,IRIG-B码被越来越多的应用于系统间的时统模块中；针对传统的单片机及专用芯片实现方法已经不能满足产品的可靠性和可移植性的问题,对基于FPGA的IRIG-B编解码设计和实现方法进行了研究；提出了一种将BCD码和二进制码之间相互转换的迭代算法；结合FPGA设计方法对IRIG-B编码和解码方法进行了研究；通过对实验方法进行仿真,结果表明该方法能够正确有效的对时间信息进行IRIG-B格式的解码和编码,并且FPGA内部的实现形式可以大大减少外部芯片及电路的使用,从而大幅提升产品的可靠性和可移植性。     

音频编解码器TLV320AIC23及其与DSP接口设计

介绍TI公司的立体声音频CODEC TLV320AIC23芯片的功能、内部结构、引脚排列；给出通过DSP串行口配置它所特有的内部控制寄存器的方法，使得设计更加灵活；可以实现和DSP无缝接口；从硬件和软件两个方面，给合该芯片串行口工作时序图，讨论与TMS320VC5409DSP的接口设计。     

基于MSP430的无线传感器网络设计

简要介绍无线传感器网络，给出基于MSP430F1xx系列单片机的无线传感器网络节点制作及组网设计方案；结合射频收发一体的NORDIC系列芯片和新型数字传感器，设计可组建无线网络的探测节点，实现对监测区域内相关物理信号的采集；给出组网设计中相关技术研究。通过实验表明，制作的传感器节点在数据采集和传输过程中有较高的可靠性。     

大集成度PLD逻辑综合算法研究

大规模集成ＰＬＤ器件的逻辑综合是近年来引起广泛关注的热点和难点问题。本文从组合优化的角度研究运用单边迭代策略解决大集成度ＰＬＤ二级综合问题的方法和运用布尔网络重构思想解决ＰＬＤ多级分解问题的方法。     

机载PLD大规模组合逻辑反求装置的研制

为了解决目前无法以人工手段求解航空电子产品中可编程逻辑器件(PLD)大规模输出与输入的组合逻辑关系、影响航空产品维修这一问题,以FPGA为控制器开发用于遍历输入并读取相应输出的可操作不同机载PLD器件的硬件,并运用广义的动态规划方法设计逻辑反求算法,通过排除无关数据、查找顶层逻辑树、进行递归层层简化合并,从大数据中提取逻辑范式,研制了一款可以自动求解机载(PLD)大规模组合逻辑关系的反求装置。实验结果表明,本装置操作简单灵活,可以针对多种机载PLD器件,在较短的时间内准确求解大规模组合逻辑关系,所做研究对航空电子产品的电路原理分析与对电路板的深修有重要指导意义。     

Generating reliable embedded processors

This approach to designing fault-tolerant embedded systems-using PLDs to duplicate application-specific hardware-significantly reduces the costs of classical fault-tolerance techniques     

PLD在嵌入式系统的应用

针对当前PLD(ProgrammableLogicDevice)的飞速发展和嵌入式系统应用的不断扩大,该文介绍了PLD在嵌入式系统的应用以及“CPU+PLD”构架的嵌入式系统的设计模式。PLD克服了传统数字电路的不可重配置、功耗较大、调试烦琐等不足。PLD可以分担CPU的任务;增加系统的并行处理能力。支持PLD的EDA工具提供了前仿真功能,大大提高了系统整个设计的正确性。最后用两个实例说明PLD在嵌入式系统中的应用。     

Minimizing the Finite-State Machines by Using the Values of Input Variables for Coding the Internal States

This article describes a method of synthesizing finite-state machines (FSMs) on programmable logic devices (PLDs) while using the values of the input variables for coding the internal states. For this purpose, it is suggested to combine the structural models of FSMs of class A and E. The method of synthesizing a combined FSM model of AE class, which consists of splitting the internal states for fulfilling the necessary conditions of synthesizing an E-class machine and coding the internal states of an AE-class machine, is discussed. It is shown that this method allows reducing the cost of implementing FSMs for various families of PLDs by up to factors of 1.57 to 2.33 for binary coding and 3.00 for unary coding. This method also allows increasing the operation speed by up to 1.22–1.59 factors for binary coding and 1.34–2.93 for unary coding. In conclusion, recommendations are given regarding the practical use of the method, and possible areas for further development are suggested.     

Combining microcontroller units and PLDs for best system design

Microcontroller timer units and programmable logic devices both can create complex system timing functions. Using the Motorola time processor unit available on the MC68332 and MC68HC1GY1 microcontrollers and PLDs from Altera, we compared the performance and flexibility of these devices in applications that require various timing functions. These investigations show that in certain systems the combination of a microcontroller timer and a PLD provides the most efficient design     

一种同步时序PLD逆向分析数据采集算法

采用逻辑分析法实现加密可编程逻辑器件(PLD)逆向分析的关键是为逻辑综合提供有效、完备的数据集,特别是对时序型PLD,在未知状态图的情况下,如何高效地采集到所有有效状态下的数据,是逆向分析研究的核心问题之一。该文在理论分析同步时序型PLD逆向分析可行性的基础上,提出一种适合多状态、复杂同步时序型PLD的高效数据采集算法,以动态建立非完全状态图为基础,求解状态驱动的最短路径,使得数据采集算法具有理想的时空开销。     

Automated BIST for sequential logic synthesis

An automated built-in self-test (BIST) technique for general sequential logic is described that can be used directly at all levels of testing from device testing through system diagnostics. The technique selectively replaces existing system memory elements with BIST flip-flop cells, which it then connects to form a circular chain. Data are compacted and test patterns are generated simultaneously. The approach has been incorporated in a system for behavioral model synthesis to implement BIST in VLSI devices based on standard cells and in circuit packs based on PLDs, automatically. Seven production VLSI devices have been implemented with this automated BIST approach. Area overhead was between 6% and 19% for a fault coverage of 90%+ with the BIST capability alone     

Complex minimization method for finite state machines implemented on programmable logic devices

A complex method for the minimization of finite state machines (FSMs) implemented on Programmable Logic Devices (PLDs) is proposed. In this method, such optimization criteria as the cost of implementation, power consumption, and speed of operation are taken into account already at the stage of minimizing internal states. It also makes it possible to take into consideration the parameters of technology of integrated circuits and the state assignment method. In addition, the proposed method allows one to minimize the number of transitions and input variables of the FSM. The method is based on sequential merging of two internal states. For this purpose, the set of all pairs of states that can be merged is found, and the pair that best satisfies the optimization criteria is chosen for merging. Algorithms for the estimation of optimization criteria values are described, and some features of the computer implementation of the proposed method are discussed.