基于互补电阻开关的忆阻乘法器设计

现有的忆阻算术逻辑多采用单个忆阻器作为存储单元,在忆阻交叉阵列中易受到漏电流以及设计逻辑电路时逻辑综合复杂度高的影响,导致当前乘法器设计中串行化加法操作的延时和面积开销增加。互补电阻开关具有可重构逻辑电路的运算速度和抑制忆阻交叉阵列中漏电流的性能,是实现忆阻算术逻辑的关键器件。提出一种弱进位依赖的忆阻乘法器。为提升忆阻器的逻辑性能,基于互补电阻开关电路结构,设计两种加法器的优化方案,简化操作步骤。在此基础上,通过改进传统的乘法实现方式,并对进位数据进行拆解,降低运算过程中进位数据之间的依赖性,实现并行化的加法运算。将设计的乘法器映射到混合CMOS/crossbar结构中,乘法计算性能得到大幅提高。在Spice仿真环境下验证所提乘法器的可行性。仿真实验结果表明,与现有的乘法器相比,所提乘法器的延时开销从O(n²)降低为线性级别,同时面积开销降低约70%。     

约束重编程单元数量的忆阻器阵列闭环重映射算法

忆阻器阵列能够有效地加速神经网络中的矩阵运算,但会受到老化的影响,导致忆阻器阵列计算精度不满足要求.为了继续使用忆阻器阵列,提出一种基于重编程忆阻单元数量约束的闭环重映射算法.首先根据忆阻器阵列的老化分布得出行偏差矩阵;然后以行偏差矩阵中的最小值为起始点开始映射,直至重映射关系形成闭环;通过在映射过程中设置行偏差约束,使得重映射后的行偏差总和尽可能小,达到提高计算精度的目的;通过对重编程单元数量进行约束,尽可能减少需要重新编程的忆阻单元数量,减轻重编程造成的忆阻器阵列老化.在Pytorch上采用MINST数据集进行仿真测试的实验结果表明,所提算法不仅能够有效地提高忆阻器阵列的计算精度,而且与国际上同类方法相比,在达到相同计算精度的前提下,最多可以减少75.43%的重编程单元数.     

面向电压降的忆阻神经网络精度优化EI北大核心CSCD

由于忆阻器交叉阵列自身的模拟特性可高效实现乘累加运算,因此,它被广泛用于构建神经形态计算系统的硬件加速器.然而,纳米线电阻的存在,会引起忆阻器与纳米线构成的电阻网络出现电压降问题,导致忆阻器阵列的输出信号损失而影响神经网络的精度.分析忆阻器电压降与忆阻器状态、位置,输出电流和输出位置的关系,通过稀疏映射优化电压降,并采用输出补偿进一步提高输出精度.仿真实验的结果表明,该方法可以有效地解决电压降引起的问题,忆阻神经网络在手写数字数据集MNIST的识别率达到95.8%,较优化前提升了33.5%.     

对四端忆阻器的建模及其电路仿真

在传统二端忆阻器的理论基础上,提出了一种四端忆阻器的模型.该器件的4个端口分别对应于MOS场效应晶体管的栅、源、漏和衬底4个极,可以代替数字电路中的MOS晶体管实现电路功能.利用Verilog-A对该模型的电学特性进行了描述,在Hspice软件环境中利用该模型构建了与非、或非等逻辑电路以及1 bit数据的1R-1R随机存取电路,并搭建外围电路对其进行了功能验证,在仿真层面实现了四端忆阻器在数字电路方面的简单应用,实验结果符合预期.作为一种纳米器件,与MOS晶体管相比,四端忆阻器的尺寸更小、功耗更低.在CMOS工艺尺寸渐渐趋于极限的今天,对四端忆阻器的应用是一个具有一定合理性的发展方向.     

基于忆阻器边缘计算的图像分类电路设计

针对边缘智能设备低功耗、轻算力的要求,采用新型存算一体器件—–忆阻器作为基础电路元件,设计低功耗图像识别电路.该电路采用多个忆阻卷积层和忆阻全连接网络串联的方式,获得较高的识别精度.为了减小忆阻卷积层计算所需的忆阻交叉阵列的行尺寸与列尺寸的不平衡,同时降低输入电压方向电路的功耗,将输入电压反相器置于忆阻交叉阵列之后.所设计电路可以将完成忆阻卷积网络运算所需的忆阻交叉阵列的行大小从2M+1减少至M+1,同时将单个卷积核计算所需的反相器的数量降至1,大幅度降低忆阻卷积网络的体积和功耗.利用数学近似,将BN层和dropout层计算合并到CNN层中,减小网络层数同时降低电路的功耗.通过在CIFAR-10数据集上的实验表明,所设计电路可以有效地对图像进行分类,同时具备推理速度快(136 ns)和功耗低的优点(单个神经元功耗小于3.5 uW).     

超高速8×8阵列式乘法器的研制和测试

以多元逻辑电路（DYL）中的线性逻辑门为核心，构思体现这种基本逻辑结构特长的高速阵列式乘法器的结构原理以及该器件的测试方法，并获得了乘法时间小于10ns的乘法器，达到了我们预期的目标。该电路可以直接与TTL电路兼容使用。     

基于弹簧质点模型的二维/三维映射算法*

提出了一种用于服装设计的二维/三维映射算法.该算法基于弹簧质点变形模型,服装裁剪片二维到三维映射及三维到二维映射可以在该模型中得到统一的实现.在服装裁剪片二维到三维的映射过程中,二维裁剪片被放置在人体模型附近的初始位置,在缝合力的作用下,裁剪片自动变形并缝合到人体模型上.在服装裁剪片三维到二维映射的过程中,三维裁剪片被初始映射到指定的平面内,在弹性变形力的作用下,逐步变形并得到最终的二维裁剪片.在进行服装裁剪片二维到三维映射的过程中,考虑了干涉检验的问题.     

忆阻器状态逻辑中与操作的高效设计与实现

作为电阻、电容、电感之外的第4种基本电路元件,忆阻器自2008年被发现以来受到学术界和产业界的广泛关注.忆阻器的阻值记忆效应和纳米工艺制造方式使其被认为可用于构建未来更大容量和密度的存储器,逐渐替代FLASH等现有存储器件.除存储功能外,HP公司在2010年《Nature》上发表的文章表明,忆阻器还可以通过以蕴含为基础的状态逻辑实现任意逻辑运算.研究了忆阻器状态逻辑的另一种操作——与操作,提出了一种更加高效的与操作实现方法,该方法不需要增加额外的忆阻器,降低了激励电压的复杂性,减小了误差,使运算更加简便高效.最后通过SPICE模拟仿真对提出的方法进行了验证.     

一种基于忆阻器的全域值感知神经元设计

基于忆阻器的阻值可变性和非易失性，提出了一种基于忆阻器的全域值感知神经元设计方案。该全域值感知神经元由全域值忆阻权重模块、输入加权模块、信息融合模块、映射输出模块和反馈控制模块构成，控制全域值忆阻权重模块中忆阻桥式结构的输入电压，权值电压信号线性变化或保持不变。进而能够满足感知神经元训练、测试等的要求，通过一个具体的基于忆阻器的全域值感知神经元，验证了感知神经元可以实现权值的全域值调节。通过逻辑“或”运算实验，进一步验证了基于忆阻器的全域值感知神经元的功能。     

超高速8×8阵列式乘法器的研制和测试

以多元逻辑电路(DYL)中的线性逻辑门为核心,构思体现这种基本逻辑结构特长的高速阵列式乘法器的结构原理以及该器件的测试方法,并获得了乘法时间小于10ns的乘法器,达到了我们预期的目标。该电路可以直接与TTL电路兼容使用。     

基于标准单元库的工艺映射

本文提出基于标准单元实现的工艺映射技术，映射过程采用子逻辑结构变换及逻辑函数匹配加以实现，很好地兼顾了电路设计对延迟时间及芯片面积的要求。该过程在Ｓｕｎ－４／ＳＰＡＲＣ上用Ｃ语言实现，具有很好的时、空复杂性，能处理超大规模（５０００门以上）数字同步时序电路的映射过程，对纯组合逻辑电路的映射结果较好。     

二维Logistic映射的动力学分析

对二维logistic映射的动力学研究有助于认识和预测更复杂的高维非线性系统的性态.利用解析计算和实验分析相结合的方法揭示出:(1) 参数空间中二维logistic映射发生第一次分岔的边界方程;(2) 二维logistic映射可按倍周期分岔和Hopf分岔走向混沌;(3) 二维logistic映射的吸引盆中周期和非周期区域之间的边界是分形的,这意味着无法预测相平面上点运动的归宿;(4) Mandelbrot-Julia集的结构由控制参数决定,且它们的边界是分形的.     

构造正六面体表面混沌吸引子的平面迭代映射

为了实现用二维迭代映射构造三维球面图形,提出用平面正方形格子上的迭代映射构造三维正六面体表面上连续排列的混沌吸引子的方法.首先提出用于构造正六面体上连续排列混沌吸引子的平面迭代映射在正方形格子上应满足的边界条件;其次用截断的傅里叶三角级数构造出满足边界条件的3个平面排列迭代映射;最后找到了2个基本绘图窗口,利用3个迭代映射在2个正方形格子边界上的对称特性完成混沌吸引子在平面上和正六面体上的连续排列图形的构造.实验结果表明,文中提出的基于正方形格子的二维平面排列迭代映射可以用于大量的自动生成三维正六面体上的连续混沌吸引子图形.     

3D-MMA:基于3D集成电路的矩阵乘加速结构

脉动阵列结构规整、吞吐量大,适合矩阵乘算法,广泛用于设计高性能卷积、矩阵乘加速结构。在深亚微米工艺下,通过增大阵列规模来提升芯片计算性能,会导致频率下降、功耗剧增等问题。因此,结合3D集成电路技术,提出了一种将平面脉动阵列结构映射到3D集成电路上的双精度浮点矩阵乘加速结构3D-MMA。首先,设计了针对该结构的分块映射调度算法,提升矩阵乘计算效率;其次,提出了基于3D-MMA的加速系统,构建了3D-MMA的性能模型,并对其设计空间进行探索;最后,评估了该结构实现代价,并同已有先进加速器进行对比分析。实验结果表明,访存带宽为160GB/s时,采用4层16×16脉动阵列的堆叠结构时,3D-MMA计算峰值性能达3TFLOPS,效率达99%,且实现代价小于二维实现。在相同工艺下,同线性阵列加速器及K40GPU相比,3D-MMA的性能是后者的1.36及1.92倍,而面积远小于后者。探索了3D集成电路在高性能矩阵乘加速器设计中的优势,对未来进一步提升高性能计算平台性能具有一定的参考价值。     

多值DYL可编程逻辑阵列及其复杂性

本文提出一种采多元逻辑电路的多值可编程逻辑阵列。该阵列由输入译码器，二值“或非”“阵列，二值“或”列及输出译码器四部分组成，具有规则的形状和简单的结构，并且易于实现超大规模集成，此外还讨论了该阵列的逻辑设计和结构复杂性。     

空间三维立体真实图形可视性的数值表示

本文提出一种在二维平面上对空间三维立体起初图形可视性的数值表示法，即一个复杂三维形体在二维示平面上的显示，其局部可视区域的综合可视性，可用一个闭区间「０，１」，开区间（０，１），半开半闭区间（０，１）或「０，１」上的某一实数值来表示。并指标复杂三维形体的局部可视区域间的可视性具有离散和连续的二重属性。     

变时滞随机忆阻器神经网络的同步控制

在实现实际的复杂人工神经网络模型以及大规模集成电路时,随机噪声是不可避免的.因此,随机忆阻器神经网络具有重要的现实研究意义.针对变时滞随机忆阻器神经网络的同步控制问题,基于非光滑分析以及集值映射、随机微分包含的理论,利用Lyapunov函数和基本不等式的方法,设计了一个线性反馈控制器.通过恰当选择控制器增益,实现了随机忆阻器神经网络驱动系统与相应的响应系统之间的指数同步,所得到的结果保守性更小.最后,给出数值例子验证了理论结果的有效性.     

三维表面与平面数据间的自适应配准

三维体数据与二维平面数据间的配准是手术导航的基础。与以往的思路有所不同,论文通过把三维表面投影到平面上,利用光照模型计算投影平面的灰度值,实现投影图像与实拍照片间的匹配,在匹配中调整投影参数使得两平面图像达到最佳相似,进而实现三维到二维的自适应配准。     

三维复杂实体表面生成方法研究

该文提出了生成三维复杂实体表面的一种新方法。该方法由以下过程组成：由分布在折面上的一维数据(点或直线段)，通过映射得到平面上相应的一维数据；再经二维剖面编辑得到二维剖面数据(弧段、曲线和多边形)；通过逆映射得到折面上相应的数据(弧段、曲线和多边形)，即得到三维剖面数据；最后从三维剖面上的弧段、曲线和多边形重建实体表面。     

基于FPGA模拟的阻变神经网络加速器评估方法

基于阻变器件的存算一体神经网络加速器需在架构设计初期进行仿真评估,确保神经网络精度符合设计要求,但传统阻变神经网络加速器的软件模拟器运行速度较慢,难以应对大规模网络的架构评估需求。为加快仿真评估速度,设计一种基于现场可编程门阵列（FPGA）模拟的阻变神经网络加速器评估方法,分析现有阻变神经网络加速器的架构通用性,利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式,通过硬件资源的分时复用实现多层次存算一体架构和指令集的功能模拟及主流神经网络的快速性能评估。实验结果表明,针对不同规模的忆阻器阵列和深度神经网络,该评估方法相比MNSIM和DNN NeuroSim软件模拟器运行速度分别提升了40.0~252.9倍和194.7~234.2倍。