密码嵌入式处理器中高速缓存的研究与设计

为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现时配置iCache容量为4KB、dCache容量为8KB,并完成了向密码嵌入式处理器的集成。FPGA验证结果表明其满足处理器的应用要求;性能分析结果表明,采用Cache比处理器直接访问主存在速度上至少提高5.26倍。     

基于SRAM和STT-RAM的混合指令Cache设计

随着工艺尺寸减小,传统基于SRAM的片上Cache的漏电流功耗成指数增长,阻碍了片上Cache容量的增加。基于牺牲者Cache的原理,利用SRAM写速度快,STT-RAM的非易失性、高密度、极低漏电流功耗等特性设计了一种基于SRAM和STT-RAM的混合型指令Cache。通过实验证明,该混合型指令Cache与传统基于SRAM的指令Cache相比,在不增加指令Cache面积的情况下,增加了指令Cache容量,并显著提高了指令Cache的命中率。     

小容量高性能SRAM的设计与实现

微处理器的第一级高速缓存需要速度快的小容量SRAM存储器,以8管SRAM单元组成存储阵列,然后构建外围电路,设计一个容量为32×32的SRAM存储器.将定制设计的存储器与Memory Compiler生成的存储器和RTL级代码进行半定制设计的存储器进行对比.通过对比发现,定制设计存储器的性能比其他二者在速度、功耗和面积上都要好.     

针对嵌入式Cache的内建自测试算法

通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器(SRAM)和内容可寻址存储器(CAM)的功能故障模型,提出了有效地针对嵌入式应用的DS-MarchC E和DC—March CE测试算法,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题．利用March CE算法并结合Cache系统的电路结构特点,设计并实现了一套集中管理的内建自测试测试方案．此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器,并且能够测试地址变换表(TLB)的特殊结构,测试部分面积不到整个Cache系统的2％．     

一种基于容量复用的异构CMP Cache

多核环境下的Cache设计技术受到线延时和应用等多方面因素影响,私有和共享方案都存在各自的不足.提出了一种异构的CMP Cache结构,采用两类具有不同Cache层次的结点组成多核芯片,设计了基于间接索引的Cache容量复用等技术,提供了容量有效且访问迅速的片上存储层次.在全系统环境下对SPEC CPU2000,SPLASH2等程序的评测结果表明,异构CMP Cache结构能够适应各类应用的需要,对单进程和多线程应用平均性能提高分别可达16%和9%.异构CMP Cache同时具有硬件设计简单的特点,具有较好的工程可实现性,其设计思想将应用在未来的龙芯多核处理器设计中.     

面向数据Cache的片上存储动态优化

提出一种数据Cache片上可重构存储系统,将程序不同阶段利用率低的数据Cache配置为SPM(scratch-pad memory),将访问频繁/冲突严重的数据页映射到SPM,动态降低能耗.在数据Cache要求提高时,再将SPM配置为Cache,提高Cache命中率.利用程序基本块向量法监测、区分程序不同阶段,建立数据Cache数学模型,基于程序运行阶段和时间域分割的Cache相变图统计数据页使用情况,决定放入SPM的数据页.仿真实验结果显示,采用所提出的片上可重构存储系统后,8KB4、16KB4和32KB4路关联Cache,平均能耗分别降低10.15％、11.35％和12.45％,系统性能明显提升.     

平台式FPGA中可重构存储器模块的设计

可重构静态存储器(SRAM)模块是场可编程门阵列(FPGA)的重要组成部分,它必须尽量满足用户不同的需要,所以要有良好的可重构性能.本文设计了一款深亚微米工艺下的16-kb的高速,低功耗双端口可重构SRAM.它可以重构成16Kx1,8Kx2,4Kx4,2Kx8,1Kx16和512x32六种不同的工作模式.基于不同的配置选择,此SRAM可以配置为双端口SRAM,单端口SRAM,ROM,FIFO,大的查找表或移位寄存器,本文完整介绍了该SRAM的设计方法,重点介绍了一种新颖的存储单元电路结构:三端口存储单元,以及用于实现可重构功能的电路的设计方法.     

ATmega128扩展512 KB掉电保护SRAM方案

介绍一种针对实时性要求较高且处理数据量较大的系统的设计和研制方案.该方案采用高性能AVR ATmega128为其控制核心,实现访问外扩的512 KB SRAM中的数据,且在掉电时能保护外扩SRAM中的数据.外部掉电时,预警电路保护现场数据至外扩的SRAM中,由锂电池给外扩的SRAM供电;外部正常供电时,由DS1302ZN根据需要给锂电池充电.本方案经实际运行,证明其设计是可行的.     

一种用单端口SRAM构成的FIFO的ASIC设计

提出了一种基于单端口SRAM的FIFO电路.此模块电路应用于视频图像处理芯片中,完成同步经过处理后产生相位差的亮度Y信号和色度U,V信号的功能.电路的逻辑控制部分用Verilog硬件描述语言作RTL描述设计,存储器电路用Memory Compiler编译生成的SRAM.利用NC-Sim作了仿真测试,实现了视频信号同步功能,在不增大存储器总容量的情况下完成了和用双端口SRAM构成的FIFO电路相同的功能.应用本电路的芯片已顺利完成了流片.     

基于ECC校验码的存储器可扩展自修复算法设计

随着微电子工艺的不断进步,SoC芯片设计中SRAM所占面积越来越大,SRAM的缺陷率成为影响芯片成品率的重要因素。提出了一种可扩展的存储器自修复算法(S-MBISR),在对冗余的SRAM进行修复时,可扩展利用存储器访问通路中校验码的纠错能力,在不改变SRAM结构的前提下能够进一步提高存储器的容错能力,进而提高芯片成品率。最后对该算法进行了RTL设计实现。后端设计评估表明,该算法能够工作在1GHz频率,面积开销仅增加1.5%。