利用内容可寻址技术的存储器BISR方法

随着缺陷密度的增加,在存储器中设计冗余行或冗余列替换有缺陷的存储器单元已成为提高存储器成品率的常用方法.然而基于冗余行或冗余列的修复方法不仅对冗余资源的利用率较低、冗余分析算法较复杂,且受限于存储器生产厂商提供的冗余资源结构.针对此,提出了利用内容可寻址技术结合冗余行和冗余列来修复存储器的方法.该方法中,内容可寻址存储器不仅用于存储修复信息,还被用于当作冗余字替换故障字实现字修复,而冗余行和冗余列则分别用于修复行或列地址译码故障;并在译码逻辑输出端设计控制电路,避免对已修复的故障字进行访问.文中方法简单易行、面积开销小、利于扩展且修复效果好.实验结果表明,该方法在获得同样修复效率的情况下,冗余资源和内容可寻址存储器面积开销最小约为已有二维冗余修复方法的20%.     

嵌入式SRAM的优化修复方法及应用

为了提高SRAM的成品率并降低其功耗,提出一种优化的SRAM.通过增加的冗余逻辑及电熔丝盒来代替SRAM中的错误单元,以提高其成品率;通过引入电源开启或关闭状态及隔离逻辑降低其功耗.利用二项分布计算最佳冗余逻辑,引入成品率边界因子判定冗余逻辑的经济性.将优化的SRAM64K×32应用到SoC中,并对SRAM64K×32 的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片, 芯片面积为5.6mm×5.6mm, 功耗为1997mW.测试结果表明:优化的SRAM64K×32 在每个晶圆上的成品率提高了9.267%,功耗降低了17.301%.     

SoC嵌入式存储器内建自修复方法

嵌入式存储器的内建自测试及修复是提高SoC芯片成品率的有效办法。详细描述了存储器良率的评估方法,提出了一种基于Mentor公司Tessent工具的存储器修复结构。该结构采用了冗余修复及电可编程熔丝eFuse硬修复的方法,具有很好的通用性及可行性,已多次应用在实际项目中。     

一种可重配置的存储器测试控制器设计

存储器在SOC中所占的电路面积越来越大,因此存储器的正确与否影响着SOC芯片的成品率。存储器中的故障种类繁多,单一的测试方法不能保证所有故障的100%覆盖率。本文通过对广泛应用的March算法进行了分析,提出了一种可重配置的存储器测试方法。在该方法中通过设置一组控制寄存器就可以灵活的实现各种March算法。另外,采用资源复用的方法,在嵌入式微处理器核中增加了一个有限状态机,几个控制寄存器和几条专门用于存储器测试的指令,可以方便的实现各种March算法,并且硬件开销非常小。     

二维离散小波变换的可重配置VLSI架构

设计一种二维离散小波变换的可重配置VLSI架构。根据二维图像处理中数据量大、芯片面积主要由片上的SRAM存储器决定的特点,提出使用单13SRAM的内存优化技术,在偶数周期,源数据由片上RAM读出,计算结果存在寄存器组中,在奇数周期,源数据由寄存器组读出,计算结果存放在RAM中。该方法较传统的双口SRAM实现节省了约56％的芯片面积。以此为基础,提出一种改进的基于图像块的扫描方式,使模块之间的数据传输性能相比于通常的基于行的实现方式提高了20％。     

小容量高性能SRAM的设计与实现

微处理器的第一级高速缓存需要速度快的小容量SRAM存储器,以8管SRAM单元组成存储阵列,然后构建外围电路,设计一个容量为32×32的SRAM存储器.将定制设计的存储器与Memory Compiler生成的存储器和RTL级代码进行半定制设计的存储器进行对比.通过对比发现,定制设计存储器的性能比其他二者在速度、功耗和面积上都要好.     

8Transistors SRAM稳定性分析与验证

针对8transistors（8T）静态随机存储器（SRAM）存储单元的基本结构,详细研究分析了影响存储单元稳定性性能的因素。为了提升SRAM的稳定性和控制SRAM面积,提出了一种提升稳定性的同时又能有效控制芯片面积的技术方案。在SMIC 40nm工艺条件下,验证了该技术方案,实现了预期的目标,其中稳定性大约提升10%左右。     

基于FPGA测试电路的SRAM自测试研究

SRAM是微机系统中的记忆设备,用来存放程序和数据。因此对SRAM的自测试可以有效地避免存储器工作不正常给系统带来的损害。采用硬件描述语言对FPGA电路进行编程,构造SRAM测试电路。以对各种存储器常见故障模型能够有效检测的March C-算法为主要测试算法,对存储器单元进行故障测试,并将有错误的地址单元映射到备用的存储单元,以确保微机系统稳定运行。     

一种嵌入式存储器内建自测试电路设计

随着存储器在芯片中变得越来越重要和半导体工艺到了深亚微米(deep-sub-micron,DSM)时代,对存储器的故障测试变得非常重要,存储器内建自测试(memory built—in self—test,MBIST)是一种有效测试嵌入式存储器的方法;给出了一种基于LFSR的存储器内建自测试电路设计,采用LFSR设计的地址生成器的面积开销相当小,从而大大降低了整个测试电路的硬件开销;16×32b SRAM内建自测试电路设计实验验证了此方法的可行性,与传统的方法相比,它具有面积开销小、工作速度快和故障覆盖率高等优点。     

针对嵌入式Cache的内建自测试算法

通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器(SRAM)和内容可寻址存储器(CAM)的功能故障模型,提出了有效地针对嵌入式应用的DS-MarchC E和DC—March CE测试算法,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题．利用March CE算法并结合Cache系统的电路结构特点,设计并实现了一套集中管理的内建自测试测试方案．此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器,并且能够测试地址变换表(TLB)的特殊结构,测试部分面积不到整个Cache系统的2％．     

一个基于纠错码和DCT变换的盲水印算法

提出了一个基于纠错码和DCT变换的图像盲水印算法,该算法利用图像置乱技术和纠错码方法生成水印序列。对不用纠错码、用汉明码和用BCH码的三种水印方案进行了仿真,结果表明利用纠错码的水印方案具有更好的鲁棒性。     

动态随机存储器中基于混合策略的节能算法

动态随机存储器（DRAMs）是手持式设备的重要组件.由于需要进行刷新,因此,即使设备处于待机状态,存储器也会消耗大量能量.提出了一种基于纠错码和冗余策略的混合算法（HEAR）以降低待机状态下DRAMs的刷新功率.HEAR电路由BCH码模块和错位修复（EBR）模块构成,以提高纠错能力,尽量降低ECC技术的负面效应,进而有效延长刷新周期,显著降低刷新功耗.分析结果表明,HEAR策略可使待机状态下的2Gb DDAM存储器节约能耗40-70％.奇偶校验数据的面积成本和HEAR策略的ECC电路分别只有单独使用ECC策略的63％和53％.     

Exploration of trade-offs in the design of volatile STT–RAM cache

STT–RAM is considered as a promising alternative to SRAM due to its low static power (non-volatility) and high density. However, write operation of STT–RAM is inefficient in terms of energy and speed compared to SRAM and thus various device-/circuit-/architecture-level solutions have been proposed to tackle this inefficiency. One of the proposed solutions is redesigning STT–RAM cell for better write characteristics at the cost of shortened retention time (volatile STT–RAM). Because the retention failure of STT–RAM has a stochastic property, an extra overhead of periodic scrubbing with error correcting code (ECC) is required to tolerate the failure. The more frequent scrubbing and stronger ECC are used, the shorter retention time is allowed. With an analysis based on analytic STT–RAM model, we have conducted extensive experiments on various volatile STT–RAM cache design parameters including scrubbing period, ECC strength, and target failure rate. The experimental results show the impact of the parameter variations on last-level cache energy and performance and provide a guideline for designing a volatile STT–RAM with ECC and scrubbing.     

Verification of Galois field based circuits by formal reasoning based on computational algebraic geometry

Algebraic error correcting codes (ECC) are widely used to implement reliability features in modern servers and systems and pose a formidable verification challenge. We present a novel methodology and techniques for provably correct design of ECC logics. The methodology is comprised of a design specification method that directly exposes the ECC algorithm’s underlying math to a verification layer, encapsulated in a tool “BLUEVERI”, which establishes the correctness of the design conclusively by using an apparatus of computational algebraic geometry (Buchberger’s algorithm for Gröbner basis construction). We present results from its application to example circuits to demonstrate the effectiveness of the approach. The methodology has been successfully applied to prove correctness of large error correcting circuits on IBM’s POWER systems to protect memory storage and processor to memory communication, as well as a host of smaller error correcting circuits.     

嵌入式存储器的多故障自修复方法

使用冗余行覆盖占故障总数70%的单故障,导致冗余资源的浪费.为提高冗余资源的利用率,提出一种高效的修复方案,即冗余行覆盖多故障,纠错码修复单故障.当采用码率大于1/2的纠错码修复单故障时,校验住的长度小于冗余行的长度,节约了面积开销.通过2~4×8比特静态随机存取存储器(SRAM)的自修复实验,验证了新方案的可行性.实验结果表明,与冗余行结构相比,新的修复方案可以减小面积开销,提高芯片的最大工作频率.     

一种面向DDR3接口的新型Chipkill编码

Chipkill是动态随机存储器系统中先进的容错手段,Reed Solomon（RS）码是实现Chipkill技术的良好编码。以18片DDR3×8存储器芯片为研究对象,首先提出了一种快速构造RS码生成矩阵并对其优化的算法,获得了仅有1 728个“1”的生成矩阵;然后设计了一种纠单符号错RS码高效译码电路,实现了用纯组合逻辑完成检错、纠错操作。将所提出的RS码与传统的SEC/DED汉明码进行对比。开销方面,译码电路面积小19%~27%,延迟仅高出6%~27%。检错纠错能力方面,减少39.76%的可检不可纠错误,并且在实验中未出现不可检错误。     

低存储需求的快速标量乘法算法

在椭圆曲线密码体制(ECC)中,标量乘法的运算时间和存储资源消耗较大。为此,借助标量的2MOF表示,利用混合坐标系下直接计算2Q+P的策略,提出一种低存储需求的从左向右标量乘法算法。理论及实例分析表明,该算法的时间和空间消耗较少,能有效提高ECC在资源受限环境中的实现效率。     

Toward multi-programmed workloads with different memory footprints: a self-adaptive last level cache scheduling scheme

With the emerging of 3D-stacking technology, the dynamic random-access memory (DRAM) can be stacked on chips to architect the DRAM last level cache (LLC). Compared with static randomaccess memory (SRAM), DRAM is larger but slower. In the existing research papers, a lot of work has been devoted to improving the workload performance using SRAM and stacked DRAM together, ranging from SRAM structure improvement, to optimizing cache tag and data access. Instead, little attention has been paid to designing an LLC scheduling scheme for multi-programmed workloads with different memory footprints. Motivated by this, we propose a self-adaptive LLC scheduling scheme, which allows us to utilize SRAM and 3D-stacked DRAM efficiently, achieving better workload performance. This scheduling scheme employs (1) an evaluation unit, which is used to probe and evaluate the cache information during the process of programs being executed; and (2) an implementation unit, which is used to self-adaptively choose SRAM or DRAM. To make the scheduling scheme work correctly, we develop a data migration policy. We conduct extensive experiments to evaluate the performance of our proposed scheme. Experimental results show that our method can improve the multi-programmed workload performance by up to 30% compared with the state-of-the-art methods.     

基于FPGA的NAND Flash控制接口电路设计

本文在比较NAND Flash的优、缺点,分析控制接口电路的功能特性的基础上,论述了主控器的设计实现方法,通过写控制字的方式将复杂的NAND Flash接口映射为简单的SRAM接口。并根据ECC算法原理,阐述了ECC校验码生成、查错与纠错的实现方法。本文设计的NAND Flash控制接口电路的操作指令在Xilinx的Spartan-3Board上得到了功能验证,工作频率达到100MHz。     

基于粒子群优化算法的并行模拟退火算法

针对模拟退火（simulated annealing,SA）算法收敛速度慢,随机采样策略缺乏记忆能力,算法内在的串行性使其具有并行化问题依赖等缺点,提出了基于粒子群优化（particle swarm optimization,PSO）算法的并行模拟退火算法。该算法利用粒子群优化算法中个体的记忆功能引导算法在解空间中开展精细搜索,在反向学习算法基础上设计新的反向转动操作机制增加了算法的多样性,借助PSO的天然并行性克服了SA的并行问题依赖性,并在集群上实现了多Agent协同进化的改进算法。对Toy模型的蛋白质结构预测问题进行了仿真实验,结果表明该算法能有效提高求解问题的质量和效率。