基于EPIC同时多线程处理器的寄存器堆设计

在体现EPIC设计思想的Itanium微处理器中,寄存器堆的管理是通过寄存器堆栈引擎(RSE)技术实现的。EPIC硬件简单,动态同时多线程(DSMT)易于开发线程级并行,针对结合二者优点的EDSMT微体系结构,我们提出一种基于映射表的寄存器堆管理方法—MTRSE。该方法兼容Itanium体系结构,支持同时多线程,并提高了寄存器资源使用效率。实验表明,当线程数为3或4时,该方法对于寄存器资源有40%使用效率的提升。     

一种基于IA-64的并行架构的研究

同时多线程（SMT）能在同一时钟周期执行不同线程的指令,同时开发了指令级并行（ILP）和线程级并行（TLP）。显式并行指令计算（EPIC）关注于编译器和硬件的相互协作。在本文中,我们设计和实现了一套并行环境,其中包括并行编译器OpenUH和基于IA-64的同时多线程体系结构EDSMT,并通过NAS并行测试程序作出了性能评测。     

IA-64的并行架构及其寄存器文件

同时多线程能在同一时钟周期执行不同线程的指令,并且指令级并行和线程级并行。显式并行指令计算关注于编译器和硬件的相互协作。寄存器文件的设计在高性能处理器设计中十分重要,寄存器栈和寄存器栈引擎是提高其性能的重要手段。该文设计和实现一套并行环境,其中包括并行编译器OpenUH和基于IA-64的同时多线程体系结构EDSMT,实验表明,该并行架构适用于大多数并行应用,针对NAS的并行测试程序,该架构相对于SMTSIM平均有12.48%的性能提升。     

多核多线程处理器存储技术研究进展

多核多线程技术已经成为微处理器发展的趋势，使用多核多线程技术可以使微处理器的性能得到极大的提高，但同时也对存储系统提出了更高的要求。而相对增长的存储器访问延迟已经成为影响多核多线程处理器性能进一步提高的重要因素。本文首先介绍了当前常见的几种多核多线程处理器的结构，然后介绍了目前多核多线程处理器存储系统的研究现状，在此基础上讨论了当前多核多线程处理器存储系统研究的热点，并对多核多线程处理器存储系统技术的发展趋势进行了展望。     

基于多线程技术的1553B总线测试系统的设计与实现

为有效实现测试系统硬件与软件的有机结合,解决系统实时多任务的功能需求,针对单线程技术在虚拟仪器开发方面的不足,在对多线程技术进行系统诠释的基础上,基于多线程技术,利用LabWin-dows/CVI应用开发软件平台,设计出一种1553B总线测试系统,分别从硬件与软件两个方面进行阐述,并对其进行实验验证.实验结果表明了多线程技术在实现实时多任务方面的有效性.     

智能传感器节点的数据处理方案设计

针对嵌入式智能传感器节点数据并发处理问题,提出了DMA＋多进程／多线程的方法。利用DMA技术进行数据采集,利用多进程／多线程技术进行并发数据的处理。该方案充分利用了ARM微处理器的硬件资源和嵌入式Linux操作系统的特性,可以有效提高系统数据采集与处理的速度和实时性。     

微处理器的现状及发展

从1971年第1个微处理器芯片4004诞生以来，微处理器走过了26个年头，如今又面临一个转折的关头，未来微处理器如何发展是人们关心的核心问题。本文先对微处理器的现状作一介绍，展望它的未来发展，深入分析微处理器体系结构继超标量技术后可能的几个主要发展方向（VLIW、单芯片多处理器、多线程等）的优劣。     

基于事务性执行的投机并行多线程软件模拟

基于事务性执行的投机并行多线程是一种适合未来多核微处理器架构的新型并行程序设计和编译技术.但在此基础上的并行程序执行过程更为复杂,程序执行过程的模拟成为关键问题之一.本文提出利用二进制代码级动态插桩技术对投机并行多线程程序进行功能性模拟,设计并实现了完整的软件平台,可精确地模拟和监控并行程序的线程级投机执行过程,检测访存冲突,从而实现投机并行多线程的语义.该软件平台同时可以作为进一步研究投机多线程并行程序真实执行过程的基础,并有效支持投机并行多线程编译器的设计和分析.     

多线程向量处理器中向量数据存储结构的设计与实现

多线程和向量技术相结合是当前微处理器设计的一个重要趋势.提出一种多线程向量处理器中向量数据存储结构,利用多线程切换来隐藏访存延迟,并让向量数据直接访问二级cache来提高带宽.模拟实验表明在所提出的存储结构下,访存带宽随线程数线性增长,向量数据访问带宽明显高于标量数据访问带宽.     

基于硬件多线程网络处理器功耗可控无线局域网MAC协议实现

针对在如何在提高网络吞吐率并满足实时性需求的同时消耗更少的功耗的问题,以硬件多线程网络处理为平台,以IEEE 802.11MAC层协议为例,通过对MAC层数据流的模式、数据流上的操作行为以及时间约束进行建模并测试分析,提出一种多线程化网络协议的软件实现方法;配合动态功耗可控的多线程网络处理器能够根据流量和实时性自适应地调整系统的性能。实验结果证明,异构多线程结构程序在实时性任务时五个软件线程需四个硬件线程支持,而无实时性任务只需两个硬件线程支持。提出的多线程MAC层协议编程模型能够达到根据网络负载特征动态控制处理器性能的目的。     

申威处理器硬件数据预取技术的实现

硬件数据预取技术可以有效提升处理器的访存性能,是申威处理器性能优化过程中亟需突破的一项技术。硬件开销和处理器架构的制约是硬件预取技术实现中的主要难点。借鉴学术界对硬件预取技术的研究成果和工业界的应用现状,紧密结合申威处理器的结构特点,研究了申威处理器硬件预取技术的实现方法。以流预取为例,在处理器核心面积增加0.97%的情况下,硬件预取技术的应用可以将目前申威处理器的整数性能平均提升5.17%,最高提升28.88%;浮点性能平均提升6.39%,最高提升30.11%。     

一种基于JTAG的嵌入式微处理器片上可调试系统

文章提出了一种基于JTAG的嵌入式微处理器片上的可调试系统。该系统在JTAG工业标准的基础上,能够以较少的硬件开销支持指令/数据断点设置、单步执行、寄存器内容查看和设置、内存内容查看和设置、在线编程以及微处理器运行现场设置等调试功能。文章首先介绍了嵌入式微处理器可调试设计的原理,其次介绍了嵌入式微处理器的调试系统设计,最后给出调试实例分析。     

现代微处理器的中断处理技术

本文人中断的精确性，中断处理系统的实现方式，各类中断处理硬件等方面详细介绍现代微处理器中所采用的各种中断处理策略和硬件实现技术，并结合十种微处理器的中断处理实现，讨论中断处理的各个阶段中所能采用的策略与技术。     

通过两个取指令部件消除流水线控制相关延迟

分支预测技术能够在一定程序上消除指令间的控制相关延迟，提高微处理器的性能，是微处理器设计的一项关键技术，一般说来，静态分支预测效率低，动态分支预测硬件复杂度高，嵌入式微处理器具有功耗低、硬件复杂度低等特点，这决定了它必须采用特殊的分支处理技术，本文提出了一种面向嵌入式微处理器的分支处理技术，利用双端口指 指令Cache,加上预期指令，在编译器的共同配合下，消除由控制相关引起的延迟，模拟结果表明，该技术具有硬件复杂度低，实现简单、控制相关消除率高等优点。     

Kilo-instruction processors: overcoming the memory wall

Historically, advances in integrated circuit technology have driven improvements in processor microarchitecture and led to todays microprocessors with sophisticated pipelines operating at very high clock frequencies. However, performance improvements achievable by high-frequency microprocessors have become seriously limited by main-memory access latencies because main-memory speeds have improved at a much slower pace than microprocessor speeds. Its crucial to deal with this performance disparity, commonly known as the memory wall, to enable future high-frequency microprocessors to achieve their performance potential. To overcome the memory wall, we propose kilo-instruction processors-superscalar processors that can maintain a thousand or more simultaneous in-flight instructions. Doing so means designing key hardware structures so that the processor can satisfy the high resource requirements without significantly decreasing processor efficiency or increasing energy consumption.     

Exploration of the Performance of a Data Mining Application via Hardware Based Monitoring

The performance of software on modern architectures has grown more and more difficult to predict and analyze, as modern microprocessors have grown more complex. The execution of a program now entails the complex interaction of code, compiler and processor architecture. The current generation of microprocessors is optimized to an existing set of commercial and scientific benchmarks but new applications such as data mining are becoming a significant part of the workload. In this paper we explore the use of performance monitoring hardware to analyze the execution of C4.5, a data mining application, on the IBM Power2 architecture. We see how the data gathered by the hardware can be used to identify potential changes that can be made to the program and the processor micro-architecture to improve performance. We then go on to evaluate changes to C4.5 and to the micro-architecture. Based on our experience, we identify issues that limit the use of performance monitoring hardware in user level tuning and in extending its use to high performance computing environments.     

宽频带系统数字控制的双单片机并行实现

讨论了一种适合于宽频带系统数字控制的双单片机并行实现的算法表达及硬件结构设计。该方法可以大大缩短控制算法的运算时间，从而有利于减小控制系统的采样周期，为提高数字控制系统带宽和精度提供了保证。