可重构专用微处理器设计方法的分析

可重构计算技术在上世纪末到本世纪初成为计算机体系结构中的一个热门的研究领域.研制可重构微处理器体系结构也是今后微处理器体系结构研究的重要发展方向之一.本文首先对可重构技术进行了简要的介绍.在此基础上,从可重构粒度、范围和时机三个方面对可重构微处理器的设计方法做了分析.最后,文章提出了一种基于＂标准基本单元-可配置通路＂的设计思路.     

细粒度显式并行体系结构微处理器设计

文章在分析微处理器体系结构发展的基础上,利用文献[1]提出的显式硬件单元控制EHCC技术,设计了一个细粒度显式并行计算微处理器模型。仿真结果表明细粒度显式并行计算将是微处理器体系结构发展的理想方向。     

基于最小操作单元的VLIW微处理器设计

提出一种微处理器体系结构发展的分析方法－－粒度分析方法,并用这种方法分析了微处理器体系结构的发展趋势。在此基础上提出基于最小操作单元MOUB微处理器体系结构的设计思想,并设计实现了一个这种结构的微处理器模型。     

VLIW体系结构微处理器的一种设计方法

微处理器体系结构的发展经历了三个不同的阶段,以Intel早期X86产品为代表的CISC体系结构微处理器;以MIPS、PA-RISC、SPARC、ALPHA、PowerPC等为代表的RISC体系结构微处理器;以Intel近期产品为代表的CISC—RISC混合型体系结构微处理器。RISC和CISC由于其实现技术的复杂性,逐步退     

21世纪微处理器技术的发展方向

提高微处理器速度有各种各样的方法 ,例如 :有提高时钟频率、64位体系结构、VL IW、EPIC、分支指令、大容量 Cache、片上多处理器、多线程体系结构等方法。本文将就这些技术开发的现状及今后微处理器发展状况进行了论述     

ARM微处理器体系结构及其嵌入式SOC

嵌入式微处理器是体系结构研究领域的一个热点，文章从微处理器设计者的角度出发，对在嵌入式系统当中应用广泛的32位ARM微处理器系列的体系结构作了研究和探讨，简要介绍了3种当前市场上流行的、典型的基于ARM的SOC芯片。     

从MIPS R3000至SGI／MIPS R10000的技术变迁

系统地概述了SGI／MIPS Rx000系列微处理器产品从先前的32位体系结构转变为现今64位体系结构的技术改进。重点阐述了R4000、R8000和R10000系列微处理器体系结构设计技术的新发展。     

高性能微处理器的微体系结构能量有效性

降低处理器的能量消耗，提高能量使用的有效性是高性能微处理器进一步发展的关键问题．传统的依靠工艺改进降低功耗的方法已经不能满足功耗增长的要求．线路层、门层等低层能量优化方法已经得到广泛研究．更高层次的微体系结构层、编译层和应用层的优化是更有效的优化方法，但是现在一直缺乏很好的比较微体系结构能量有效性的尺度．该文给出了比较微体系结构能量有效性的方法，提出微体系结构能量有效性尺度Metricarch．作者使用该尺度对高性能微处理器的微体系结构能量有效性进行了研究，对最新的高性能微体系结构的能量有效性进行了比较分析，进而，得出结论：现代微处理器的微体系结构能量有效性呈现下降趋势，当前系统能量有效性发展主要还是来自于工艺水平的提高，能量有效性高的微体系结构代表了高性能微处理器发展的方向．     

一种Java—DSP微处理器系统

为了满足当前新型信息设备对其核心微处理器的特殊需求,将Java和DSP组成Java-DSP微处理器系统是微处理器系统设计的一个新趋势。给出了一种微处理器系统的体系结构,并详细论述了其各个组成部分的结构和技术特点。     

Alpha体系结构技术的现状与未来

系统地介绍了ＤＥＣ Ａｌｐｈａ体系结构微处理器技术发展现状，并对其未来的技术发展趋向进行了展望。     

SUN的SPARC处理器体系结构及TurboSPARC微处理器

本文介绍了Sun Microsystems公司的SPARC处理器体系结构以及TurboSPARC微处理器,详细叙述了其技术特征及优化性能。     

Pentium4处理器的内存层次分析

处理器存储系统的效率对其整体性能有着十分重要的作用。文中介绍了P4处理器内存的体系结构，它包括一级数据Cache、二级Cache、Trace Cache；各部分完成的功能以及为提高命中率和降低存取时间，从而提高效率而采取的预取处理机制；P4处理器主要采取具有层次结构的内存设计、大容量的二级Cache和在跟踪Cache中采用预取处理机制的方法来提高Cache的命中率和降低未命中的代价来缩短处理器的访问时间，最终达到提高处理器整体性能的目的。     

面向系统芯片测试的微处理器结构设计

采用内嵌微处理器作为测试控制器来测试系统芯片可以提高测试精度和速度,降低测试成本。提出在微处理器结构上做改进,设计了测试数据接口和测试数据解压单元,可以对SOC测试起支持作用。实验结果表明所增加的硬件在电路面积上可接受,对电路性能没有影响,而且对微处理器的正常功能没有任何影响。     

VLIW体系结构微处理器的控制流分析与其模拟软件设计

本文在研究超长指令字（VLIW）体系结构的基础上,总结了VLIW体系结构的指令结构特征、处理器结构特征和执行特征,通过比较VLIW体系结构微处理器模拟器的两种设计方案,选定以结构为基础设计模拟器的方案,并解决了模拟的设计难点－串并行冲突的问题。     

龙芯1号微处理机性能模拟器

性能模拟器是现代微处理器结构设计过程中性能评估的重要工具．它要求灵活性好、运行速度快和准确度高，然而，实现这样一个模拟器除了工作量大之外，还需要相当的设计技巧．通过改造SimpleScalar的sim—outorder，开发了一个针对龙芯1号微处理器结构的性能模拟器，既减小了开发的工作量，又实现了灵活性、速度及准确度三者之间的平衡．实验数据表明，该性能模拟器平均运行速度在200KIPS以上，IPC平均偏差在10％以内．     

Research Progress of UniCore CPUs and PKUnity SoCs

CPU and System-on-Chip(SoC) are two key technologies of IT industry.During the course of ten years of research,we have defined the UniCore instruction set architecture,and designed the UniCore CPU and the PKUnity SoC family.This cross-disciplinary practice has also fostered many innovations in microprocessor architecture,optimizing compilers,low power design,functional verification,physical design,and so on.In the mean time,we have put technology transfer on the list of our top priorities.This effort has...     

基于TTA的嵌入式ASIP设计

在嵌入式微处理器设计中，采用ASIP（application specific instruction processor）处理器设计方法，可以在满足功能和性能要求的同时，缩短嵌入式微处理器产品的研制时间．当前ASIP处理器设计方法还面临着许多问题，如体系结构优化、软件代码的可重定向编译等，这些都阻碍了ASIP处理器设计方法的广泛应用．因此，提出了一种基于传输触发体系结构（transport triggered architecture，TTA）的嵌入式ASIP设计方法，对其设计关键技术进行了详细的讨论，并通过两个目标应用的ASIP微处理器设计实例说明了该方法可以有效解决上述问题，快速开发出满足目标应用程序要求的嵌入式处理器。     

Performance Advantage of Reconfigurable Cache Design on Multicore Processor Systems

With the trends of microprocessor design towards multicore, cache performance becomes more important because an off-chip access would be increasingly expensive due to the competition across the processor cores. A question arises: How to design the cache architecture to prevent a performance bottleneck caused by data accesses? This work studies a reconfigurable cache architecture that can be dynamically configured for meeting the individual demand of running applications. Using a self-developed cache simulator, we first examined how different cache organization and configuration influence the parallel execution of OpenMP applications. The experimental results show that applications benefit from a flexible cache with reconfigurability. This motivated us to go a step further and develop a hardware prototype of this novel architecture.