高速路由器设计方案研究

千兆级的高端路由器成为近两年路由器研究的热点,讨论了路由器的背板结构、交通方式、阻塞问题及路由表查找算法等设计路由器时所要考虑的关键问题,对相关的技术进行比较和选择,并给出了一个交换式高速路由器的设计方案。     

交换结构路由器的设计与实现

介绍由作者研制成功的一种交换式路由器，给出了其中转发引擎和交换背板的设计方案，以及在其内部实现分布式平台资源管理和通信机制．     

企业网中的多层交换

性能与控制相结合是为企业带来竞争优势的网络的中心环节,可满足性能和控制双重要求的交换式路由器引起了人们极大的兴趣,本文对交换式路由器的主要功能及其在设计企业网络中的重要意义作了深入分析。     

无忧远程办公──Cabletron的SOHO解决方案

Cabletron的SOHO解决方案为企业客户提供了同类中速度最快、功能最丰富、最易于使用而且投资风险最小的产品。它们是为满足远程办公人员、家庭和小型办公室的工作人员的远程接入需求而设计的。SSR100和200交换式路由器具有很多特性和优势,这有助于迎接无论当前还是未来的远程接入的挑战。因此,选择CabletronSOHO解决方案是明智的决定。　　低成本、附加性能　　SSR100和200交换式路由器是低成本多协议路由器,它提供了到ISDN、数字用户线路(DSL)或宽带同轴线缆调制解调器的高速连接。　　SSR100交换式路由器是为ISDN接入设计…     

一种基于通用操作系统的交换式路由器操作系统实现

提出了一种将通用操作系统及其上层路由软件移植到交换式路由器平台上的方案。此方案可以向上屏蔽交换式路由器与传统的路由器体系结构上的区别．从而把通用操作系统及其上层路由软件移植到交换式路由器的平台上；同时兼顾数据通信和管理维护方面的需求，为上层路由软件提供了与传统路由器相同的接口，从而使基于通用操作系统的路由软件可以在不损失可升级性的务件下快速移植到交换式路由器上。实际应用证实了该方案具有良好的灵活性和兼容性。     

新一代路由器揭秘

以IP为核心是网络技术发展的重点,而交换式路由器是建造新一代交换式IP网络的核心产品,它以革命性的体系结构取得了传统路由器的30至100倍的性能,而价格却只相当于传统路由器的十分之一。可以肯定,这种交换式路由技术将是未来几年内的主流技术。     

美国瑞通主攻城域网

Riverstone Networks(美国瑞通网络公司)是Cabletron分出来的四家子公司之一,定位于服务供应商市场,并专注于城域网的建设,为城域网络领域的电信商设计高性能交换式路由器。Riverstone公司的RS城域网路由器采用了以第四代ASIC芯片嵌入方式实现的广泛的业务支持技术,Riverstone的基于ASIC芯片做IP包转发的交换式路由器,可以取代基于CPU做IP包转发的传统     

高性能路由器输入排队模型的研究与实现

目前基于输入队列技术的路由器研究日益活跃。本文讨论了路由器的交换方式、阻塞问题、调度算法等设计高速路由器的输入排队模型时所要考虑的关键问题,通过对相关的技术进行比较和选择,给出了一个交换式高速路由器中输入排队模型的设计方案。     

新一代路由器技术及其发展趋势

本文对传统的路由器技术、交换式路由器技术的结构及其关键技术进行了介绍，并总结了新一代路由器技术发展趋势。     

Terabit交换式路由器问世

当人们还沉浸在千兆位交换机和路由器的兴奋之中时,Terabit(1 Terabit=10~3 Gigabit)交换式路由器已由美国一家新兴的小公司Nextbit网络公司研制成功,并将推出产品。 Nexabit公司将在今年晚些时候发售拥有16个插槽的交换式路由器,其吞吐量高达每秒6.4 Terabit。该交换式路由器目前还未正式命名,它支持64条OC-48(2.5Gbps)链路或16条OC-192(10Gbps)链路。其     

Development of rollable silicon thin‐film‐transistor backplanes utilizing a roll‐to‐roll continuous lamination process

Abstract— Rollable silicon thin‐film‐transistor (TFT) backplanes utilizing a roll‐to‐roll process have been developed. The roll‐to‐roll TFT‐backplane technology is characterized by a glass‐etching TFT transfer process and a roll‐to‐roll continuous lamination process. The transfer process includes high‐rate, uniform glass‐etching to transfer TFT arrays fabricated on a glass substrate to a flexible plastic film. In the roll‐to‐roll process, thinned TFT‐glass sheets (0.1 mm) and a base‐film roll are continuously laminated using a permanent adhesive. Choosing both an appropriate elastic modulus for the adhesive and an appropriate tension strength to be used in the process is the key to suppressing deformation of the TFT‐backplane rolls caused by thermal stress. TFT backplanes that can be wound, without any major physical damage such as cracking, on a roll whose core diameter is approximately 300 mm have been sucessfully obtained. Incorporating the TFT‐backplane rolls into other roll components, such as color‐filter rolls, will make it possible to produce TFT‐LCDs in a fully roll‐to‐roll manufacturing process.     

The proposed SSBLT standard doubles the VME64 transfer rate

A revision to the IEEE 1014 VMEbus standard that offers a source synchronous block transfer (SSBLT) protocol which doubles the transfer rate without changing the backplane or electrical interface is discussed. Operating over the 64-b VMEbus, data transfers at 20M transfers/s times 8 bytes per transfer, for a burst transfer rate of 160 Mbytes/s. This performance improvement results purely from protocol improvements. SSBLT allows transfers to make use of standard VMEbus backplanes and driver technology and permits systems employing SSBLT to be backward compatible with present IEEE 1014 VMEbus modules. The faster transfer rate is shown to double the performance/cost ratio of the bus     

A scalable manufacturing process for flexible active‐matrix e‐paper displays

Abstract— A scalable manufacturing process for fabricating active‐matrix backplanes on low‐cost flexible substrates, a key enabler for electronic‐paper displays, is presented. This process is based on solution processing, ink‐jet printing, and laser patterning. A multilayer architecture is employed to enable high aperture ratio and array performance. These backplanes were combined with E Ink electrophoretic media to create high‐performance displays that have high contrast, are bistable, and can be flexed repeatedly to a radius of curvature of 5 mm.     

高计算密度服务器组装结构分析

随着高计算密度服务器的峰值性能急剧提高,服务器的体积和功耗也急剧增加。因此,高计算密度服务器必须关注组装结构设计,以减小服务器的性能体积比、性能功耗比。根据计算节点板的布局,本文提出将高计算密度服务器的组装结构分为四类,详细描述了正在发展的有背板双面插箱（件）的组装结构;列举了最新的高计算密度服务器系统统的组装结构参数,对各种组装结构进行了分析,并指出了高密度组装的发展趋势。     

基于混合式体系结构的高速边缘路由器安全数据库的研究与实现

随着计算机网络技术的发展,对网络系统的高可靠性和高可用性提出了较高的要求,并使得网络核心设备的安全研究成为网络技术发展的热点。路由器作为网络传输的重要设备,是网络安全设计和实施的重点。高速边缘路由器作为骨干网和互联网/内部网之间的高速接入设备,在网络安全的研究中具有重要的意义。高速边缘路由器中的安全数据库管理包含了对安全策略的管理和对安全关联的管理,它的体系结构的合理性和高效性是制约高速边缘路由器系统性能的重要因素。目前,安全数据库系统普遍采用集中式体系结构完成对安全策略和安全关联数据的管理,在系统的并行性、灵活性和访问效率方面都存在着较大的缺陷;分布式管理则由于各分布子系统间的一致性维护问题在高速边缘路由器中被充分放大而无法满足高速边缘路由器的设计要求。论文基于ForCES协议框架提出了一种高速边缘路由器的体系结构CeDita,并详细分析了基于该体系结构的安全数据库混合式管理模型SDM。该模型综合了集中式管理的视图统一、操作简单等特点以及分布式管理的本地访问特点,具有较强的并行性、可扩展性和高效性,是一种适于路由器实现的高效的数据库管理模型。     

高性能路由器的体系结构分析

路由器作为互联网上的关键设备,其体系结构随着硬件技术、宽带技术以及用户需求的不断发展,组建主干网的路由器必然需要以千兆比特以上的速率转发分组,而基于总线和中央处理器的路由器具有无法克服的局限,这就对传统的路由器体系结构提出了严峻的挑战。文章介绍了路由器体系结构的发展演变,并着重分析了交换式路由器的特点,最后,指出了该领域的发展趋势和需要进一步研究的问题。     

Hector: a hierarchically structured shared-memory multiprocessor

The architecture of the Hector multiprocessor, which exploits current microprocessor technology to produce a machine with a good cost/performance tradeoff, is described. A key design feature of Hector is its interconnection backplane, which can accommodate future technology because it uses simple hardware with short critical paths in logic circuits and short lines in the interconnection network. The system is reliable and flexible and can be realized at a relatively low cost. The hierarchical structure results in a fast backplane and a bandwidth that increases linearly with the number of processors. Hector scales efficiently to larger sizes and faster processors     

Dynamic hardware plugins: exploiting reconfigurable hardware for high-performance programmable routers

This paper presents the dynamic hardware plugins (DHP) architecture for implementing multiple networking applications in hardware at programmable routers. By enabling multiple applications to be dynamically loaded into a single hardware device, the DHP architecture provides a scalable mechanism for implementing high-performance programmable routers. The DHP architecture is presented within the context of a programmable router architecture which processes flows in both software and hardware. Implementation options are described as well as the prototype testbed at Washington University in Saint Louis which utilizes the partial reconfiguration capability of modern field programmable gate arrays.