基于Viterbi的低功耗确定性测试方案

随着集成电路制造技术的不断发展,芯片测试已经成为一个令人关注的热点.针对集成电路测试中存在测试数据量大、测试功耗高等问题,提出一种基于Viterbi的低功耗测试压缩方案.首先利用测试立方的X位做低功耗填充来增强解码后测试模式相邻位之间的一致性;然后以增加测试立方中的X位为目标进行分段相容编码,将填充后的大量确定位重新编码为X位,从而提高Viterbi压缩中种子的编码效率;最后利用Viterbi算法压缩编码后的测试立方集.整体方案以分段相容编码思想为基础,建立了一个协同解决测试压缩和测试功耗问题的测试流程.实验结果表明,文中方案不仅能取得较好的测试数据压缩率,减少测试存储量,而且能够有效地降低测试功耗,平均功耗降低53.3%.     

部分向量奇偶位切分的LFSR重新播种方法

提出一种基于部分测试向量奇偶位切分的LFSR重新播种测试方法.针对确定测试集中各个测试向量包含确定位的位数有较大差异以及测试向量所含的确定位大多连续成块的特点,通过奇偶切分部分确定位较多的向量,使得编码压缩的LFSR度数得到有效降低,从而提高了测试数据压缩率.其解压缩电路仍然采用单个LFSR进行解码与切分向量的合并.与目前国际同类编码压缩方法相比,具有测试数据压缩率高、解压硬件开销低、测试数据传输协议简单等特点.     

基于部分测试向量切分的LFSR重新播种方法

提出一种测试码压缩方法,首先切分测试集中含确定位较多的难以编码的测试向量,然后与未被切分的测试向量共同组成新的测试集,并将新测试集编码成线性反馈移位寄存器(LFSR)种子,从而实现测试数据压缩.该方法提高了LFSR的编码效率,取得了稍优于混合码的压缩率.与混合码复杂的解压结构相比,在硬件开销上具有明显的优势,仅需一个LFSR和简单的控制电路,且通信协议简单.     

一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案。它是在基于折叠计数器的基础上，采用LFSR编码折叠计数器种子，并通过选定的存储折叠距离来控制确定的测试模式生成，使得产生的测试模式集与原测试集相等．既解决了测试集的压缩，又克服了不同种子所生成的测试模式之间的重叠、冗余．实验结果证明，建议的方案不仅具有较高的测试数据压缩率，而且能够非常有效地减少测试应用时间，平均测试应用时间仅仅是类似方案的4％．     

基于三态信号的测试数据相容压缩方法

针对超大规模集成电路（VLSL）的发展过程中测试数据量增加的问题，提出了一种基于三态信号的测试数据压缩方法。首先，对测试集进行优化预处理操作，即对测试集进行部分输入精简和测试向量重排序操作，在提高测试集中无关位X的比例的同时，使各测试向量之间的相容性提高；随后，对预处理后的测试集进行三态信号编码压缩，即利用三态信号的特性将测试集划分为多个扫描切片，并对扫描切片进行相容编码压缩，考虑多种相容规则使得测试集的压缩率得到提高。实验结果表明，与同类压缩方法相比，所提的方法取得了较高的压缩率，平均测试压缩率达到76.17%，同时测试功耗和面积开销也没有明显增加。     

基于响应分块相容的测试数据编码压缩方案

提出一种测试数据压缩方案,利用测试向量与扫描链中响应数据的分块相容来增加被编码测试向量中的无关位,降低了线性反馈移位寄存器（LFSR）编码种子的度数,且不必增加额外的测试向量,最终达到压缩测试数据的目的．该方案的硬件解压结构仅需一个LFSR和简单的控制电路．实验结果表明,与其他压缩方法,如基于部分向量切分的LFSR重新播种方法、混合码方案和FDR码方案等相比,该方案在压缩效率和硬件开销上都有明显优势．     

一种新型内建自测试重播种技术

测试数据压缩是SoC(System on a Chip)测试领域研究的一个热点问题.本文提出一种新型的内建自测试重播种技术,这项技术利用一个LFSR(Linear Feedback Shift Register)的种子对多个确定性测试向量进行编码压缩,能够显著提高测试数据的压缩率.在ISCAS89基准电路上进行的实验数据显示,这项技术可以减少约30%的LFSR种子数量,进而降低了测试成本.     

测试数据压缩和测试功耗协同优化技术

提出一种新的压缩编码——Variable-Tail对测试数据进行压缩,建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法,利用该算法不仅能提高测试压缩率,而且能降低测试时待测电路上损耗的功耗,理论分析和ISCAS85,ISCAS89电路的实验结果验证了文中编码和算法的有效性。     

用于编码压缩的测试位重组算法

测试集中分布的大量短游程限制了经典编码压缩方案的压缩效率。针对该问题,提出一种测试位重组算法,采用一种贪婪方案把某一种电平集中到测试模式的一端,从而减少短游程。实验结果表明,与使用优化差分算法的经典压缩方案相比,使用该算法的编码压缩方案不仅能获得更高的压缩率,还能降低测试功耗。     

基于折叠计算的多扫描链BIST方案

为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移人多扫描链,在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07％,平均测试应用时间为之前方案的13.35％.     

使用双重种子压缩的混合模式自测试

提出了一种基于扫描混合模式的内建自测试的新颖结构，为了减少确定测试模式的存储需求，它依赖一个双重种子压缩方案，采用编码折叠计数器种子作为一个LFSR种子，压缩确定测试立方体的个数以及它的宽度．这种建议的内建自测试结构是完全相容于标准的扫描设计，简单而具有柔性，并且多个逻辑芯核可以共享．实验结果表明，这种建议的方案比先前所公布方法需要更少的测试数据存储，并且具有相同的柔性和扫描相容性。     

应用向量划分的低功耗确定性BIST方法

提出一种能够与LFSR重播种技术结合的确定性向量生成方法,该方法利用扫描向量中的切片重叠来同时减少确定位数目和跳变数目,可大大降低测试功耗和测试存储.在硬件结构中,用一个译码器来生成控制信号.实验结果表明,对于ISCAS89基准电路,采用文中方法能够减少80%左右的跳变,而只需要原始Mintest测试集25%左右的测试数据存储.     

一种基于双重种子编码确定低功耗BIST方案

本文提出了一种基于双重种子编码的完全确定低功耗BIST方案,它是基于电路完全确定性测试集的特征,结合LFSR和折叠压缩双重编码方案,完成对完全确定性测试集的编码,获取最小的折叠种子集。当对折叠种子进行解压时,调整生成测试向量之间的顺序,确保相邻向量之间的高相关性,从而避免了电路在测试过程中产生过多的开关活动,因此保证了测试是在低功耗下完成的。实验数据表明,本方案的功耗约为门控时钟方案的1%左右;同时,本方案的编码效率比连续长度码好,且解压过程简单易实现。     

基于三态信号的改进游程编码压缩方法

为提高集成电路测试效率,提出一种结合三态信号的改进游程编码压缩方法。先对原始测试集进行部分输入精简处理并填充测试集的无关位,再对经过预处理的测试集根据游程长度进行变长分段处理找出最优段长。按照游程长度的出现频率对最优段长下的参考位设置编码表进行编码压缩,使用三态信号编码标志位并将编码压缩后的测试集存入自动测试设备（ATE）,最终通过设计解压电路对ATE中存储的压缩数据进行无损解压。实验结果表明,在硬件开销未明显增加的情况下,该方法的测试数据平均压缩率达到74.39%,优于同类压缩方法。     

使用重复播种和Golomb编码的二维测试数据压缩

提出了一种用于SOC测试的二维测试数据压缩方案．先利用线性反馈移位寄存器重复播种技术,对带有无关位的测试向量进行压缩,并获得种子差分序列;然后用Golomb编码的方法对其作进一步的压缩;同时给出了Golomb码参数。的确定方法和相应的二维解压结构、实验结果表明,该方案在保证较高故障覆盖率的前提下,既能显著地减少测试序列长度、缩短测试时间,又能有效降低对测试数据带宽的要求．     

约束输入精简的多扫描链BIST方案

运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流.