基于DCS的大型火电厂培训仿真器的设计

针对我国电子系统自动化程度的不断提高和ＤＣＳ的广泛采用,在结合ＤＣＳ的原理和特点基础上,给出了一种基于ＤＣＳ的大型火电厂培训仿真器的设计。该仿真器具有可靠性高、扩展灵活等特点,并已在实际工程中被采用,效果良好。     

电站仿真器模型开发支撑系统研究

对电站仿真器模型开发支撑系统（ＰＳＭＳＳ）的研究，目的是为大型火力发电站培训仿真器的研制提供了一个有效的模型开发工具，ＰＳＭＳＳ系统由三个子系统组成：模块库管理系统，模型生成系统，模型试验系统，ＰＳＭＳ系统支持用户进行模块开发，模型生成和仿真试验等方面的工作，有效地加快了电站仿真器的研制过程。     

系统级体结构仿真器的研究与实现

系统级体系结构仿真器是可以作为一个虚拟目标机器运行的软件系统，它可以实现对单（多）处理器、内存系统、Cache和外部设备等子系统的功能模拟，在体系结构设计和操作系统 开发等工程中，体系结构仿真器有着广泛的应用。本文介绍了一个基于MISC CPU和SPARC体系结构的系统仿真器FMCS。     

在线仿真器中CPU的共享处理

本文通过μＰＤ７８１１单片机在线仿真器的设计与开发，介绍了单ＣＰＵ在线仿真器中ＣＰＵ共处理的原理及具体实现。     

采用Micro Sim 6.3a软件进行E3标准接口电路的仿真设计

从通信电路的实际硬件着手，结合ＡＭＤ公司的ＭｉｃｒｏＳｉｍ６．３ａ开发软件，介绍了符合ＣＣＩＴＴＧ．７０３标准Ｅ３接口的软硬件设计仿真过程。     

DCS仿真器操作站开发环境

本文叙述了集散控制系统（ＤＣＳ）的培训仿真器中操作站的开发环境，从总体角度阐明了整个软件系统的设计思想，并针对此类规模大而联系紧密的软件系统提出了相应的数据处理方法和流程处理方法。该开发环境已成功地应用于顺丁橡胶工艺的ＴＤＣ３０００仿真器中，效果令人满意。     

一种新的分布式共享存储协议:用户级共享存储协议

在大规模并行处理系统中,采用共享存储和消息传递两种通信模型均存在各自的局限性,本文提出了一种新的改善共享存储系统性能的设计策略：用户级共享存储协议,并在基于Ｘ８６处理器的分布式共享存储系统仿真器ＳｉｍＤＳＭ上对两个典型应用问题进行了测试,实验结果表明,它的性能比采用传统协议有显著提高．     

系统级体系结构仿真器的研究与实现

系统级体系结构仿真器是可以作为一个虚拟目标机器运行的软件系统,它可以实现对单（多）处理器、内存系统、Cache和外部设备等于系统的功能模拟。在体系结构设计和操作系统开发等工程,体系结构仿真器有着广泛的应用。本文介绍了一个基于MISC CPU和SPARC体系结构的系统级仿真器FMCS。     

MCSDM：一个面向敏捷制造的CSCW系统

敏捷制造是下一世纪全新生产模式，本文对敏捷制造的关键技术ＣＳＣＷ及其在先进制造技术中的应用进行了讨论，介绍了本单位 ＭＣＳＤＭ系统的体系结构和功能模型，ＭＣＳＤ央异地的ＣＡＤ、ＣＡＭ项目组成员在一个虚拟的协作环境内协同荛。     

CIMS环境下的数据库管理系统

针对ＣＩＭＳ环境对数据库管理系统（ＤＢＭＳ）的需求，对ＤＢＭＳ的开放性、安全及可靠性及分布式处理进行分析。提出了目前ＣＩＭＳ环境下ＤＢＭＳ应采用具有客户／服务器体系结构数据库管理系统     

多处理机并行处理模拟器的设计与实现

“多处理机并行处理模拟器”是旨在帮助使用者巩固和加深对典型的并行计算机系统－－ＭＩＭＤ多处理机系统－－进行并行处理基本工作过程的理解，通过实际编写并行应用程序并对其模拟执行的过程进而引导其进行更为深入研究与开发的计算机辅助教学系统。通过对ＭＩＭＤ多处理机系统体系结构、编译器和操作系统基本牲的模拟，实现了对作业／作业步和ＤＯ循环级并行性的显式及隐式开发，依据“单独并行段”和“主动抽取”策略可对并行代     

一种分片式多核处理器的用户级模拟器

随着片上晶体管资源的增多和互连线延迟的加大,分片式多核微处理器已成为多核处理器设计的新方向.为了对这种新型处理器进行体系结构的深入研究和设计空间的探索,设计并实现了针对分片式多核处理器的用户级多核性能模拟器.该多核模拟器在龙芯2号单处理器核的基础上,完整地模拟了基于目录的Cache一致性协议和存储转发式片上互联网络的结构模型,详细地刻画了由于系统乱序处理各种请求应答和请求之间的冲突而造成的时序特性,可以通过运行各种串行或并行的工作负载对多核处理器的各种重要性能指标加以评估,为多核处理器的结构设计提供了快速、灵活、高效的研究平台.     

系统级体系结构仿真器的研究与实现

系统级体系结构仿真器是可以作为一个虚拟目标机器运行的软件系统 ,它可以实现对单 (多 )处理器、内存系统、Cache和外部设备等子系统的功能模拟 .在体系结构设计和操作系统开发等工程中 ,体系结构仿真器有着广泛的应用 .本文介绍了一个基于 MISC CPU和 SPARC体系结构的系统级仿真器 FMCS     

A simulator for MIMD performance prediction: application to the S-1 MkIIa multiprocessor

We describe a MIMD multiprocessor simulator and application of that simulator to a multiprocessor of current interest, the S-1 MkIIa. The simulator runs on the CRAY-1 and is designed so that computational physics benchmarks are actually run and produce results. Simulator output from this run is fed into a second level (hardware) simulator which calculates the behavior of the multiprocessor. The simulator can simulate multiprocessors whose basic architecture is that of a few, large processors with or without data caches, sharing global memory through an interconnection switch. The simulator is applied to the investigation of the behavior of four problems on the S-1: The benchmark physics code SIMPLE, a conjugate gradient linear algebra problem, a simple Monte-Carlo problem, and a new method for neutron transport calculations.     

LSE：一种处理器体系结构软件仿真器开发工具

在现代处理器体系结构设计中,利用软件仿真技术对设计结果进行验证是最重要的方面之一.然而,处理器体系结构仿真器的开发是一个非常困难的过程.主要的困难表现在三个方面:第一,目前用于处理器体系结构仿真器开发的编程语言如C或C 语言都是串行执行的语言,而处理器的各部件是可以并行运行的,使用串行编程语言编程来模拟并行执行的部件需要长时间的、仔细的程序功能与部件功能的匹配工作,并且容易出错;第二,使用串行程序来模拟并行部件的运行,模拟速度很低,并且仿真速度低是处理器体系结构软件仿真器开发领域的瓶颈问题;最后,仿真器仿真结果的可信度低也是一个关键问题.本文首先介绍了一种新的处理器体系结构软件仿真器开发工具,然后深入分析了该开发工具的优点和缺点,最后对该仿真器开发环境提出了改进方案.     

Bioinformatic searches using a single-chip shared-memory multiprocessor

A single-chip shared-memory multiprocessor architecture is introduced which is particularly well suited to common bioinformatic computing tasks. The architecture uses asynchronous bus interfaces to create an integrated circuit design methodology allowing for scaling of the multiprocessor with very little design effort. A key aspect of this design methodology is that it is not necessary to expend significant design resources and chip area on the clock tree. An analysis of the Smith–Waterman alignment algorithm running on this architecture shows that the performance penalty due to increased bus latency compared to a fully synchronous architecture is negligible.     

A trace-driven simulator for performance evaluation of cache-basedmultiprocessor systems

We describe a simulator which emulates the activity of a shared memory, common bus multiprocessor system with private caches. Both kernel and user program activities are considered, thus allowing an accurate analysis and evaluation of coherence protocol performance. The simulator can generate synthetic traces, based on a wide set of input parameters which specify processor, kernel and workload features. Other parameters allow us to detail the multiprocessor architecture for which the analysis has to be carried out. An actual-trace-driven simulation is possible, too, in order to evaluate the performance of a specific multiprocessor with respect to a given workload, if traces concerning this workload are available. In a separate section, we describe how actual traces can also be used to extract a set of input parameters for synthetic trace generation. Finally, we show how the simulator may be successfully employed to carry out a detailed performance analysis of a specific coherence protocol     

一个工作负载驱动并行结构模拟器的设计与实现

简单介绍了并行多处理机结构模拟现状，讨论了一个实际工作负载驱动模拟器的设计与实现。     

龙芯1号微处理机性能模拟器

性能模拟器是现代微处理器结构设计过程中性能评估的重要工具．它要求灵活性好、运行速度快和准确度高，然而，实现这样一个模拟器除了工作量大之外，还需要相当的设计技巧．通过改造SimpleScalar的sim—outorder，开发了一个针对龙芯1号微处理器结构的性能模拟器，既减小了开发的工作量，又实现了灵活性、速度及准确度三者之间的平衡．实验数据表明，该性能模拟器平均运行速度在200KIPS以上，IPC平均偏差在10％以内．