磁盘缓存工作机制研究

高速缓存是提高计算机性能的一种关键技术.文章主要分析了高速缓存所在的计算机存储系统结构、磁盘高速缓存工作原理,深入讨论高速缓存管理器与其它的内核组件相互配合协调工作的机制.     

新辞典

cache storage 高速缓存cache storage unit(CSU)高速缓存存储单元CACR(Cache Control Register)高速缓存控制寄存器CAD(Computer Aided Design)计算机辅助设计CAD(Computer Aided Draftihg)计算机辅助制[绘]图     

高速缓存参数无关漏斗排序算法及其实现

分析了RAM模型与现实计算机之间存在的差异，介绍了一个新的存储模型——理想高速缓存模型。描述了漏斗结构，设计并实现了高速缓存参数无关漏斗排序算法，通过仿真试验验证了该排序算法的有效性。     

高速缓冲存储器性能解析

本文分析了高速缓存的结构和工作原理,阐述了高速缓存的工作过程以及对处理器性能的影响。     

慎用高速缓存——SMARTDRV.EXE使用分析

SMARTDRV是一个MICROSOFT DOS 5.0以上版本中的实用工具,即磁盘高速缓存程序,它在DOS6.0公布以后得到了非常广泛的应用。 高速缓存(WRITE-CATCH)实质上是一块内存,存放一些磁盘的数据信息,每当需要读取磁盘数据时,CPU便会先到高速缓存去找,如果找到了,便直接由高速缓存读取,不必进行磁盘I/O的动作,所以速度非常快,深受计算机工作者青睐。下面从几个实用的角度分析其功能。 一、DOS中的应用 DOS6.X的SMARTDRV.EXE更进一步地提供写入高速缓存的功能。当需要将数据写入磁盘时,实际     

局部性原理与高速缓存参数无关技术

在高速缓存参数无关的算法与数据结构的设计中，使用了许多技术，这些技术都是利用数据的时间和空间局部性，有效地使用计算机多级存储结构，进而提高算法与数据结构的效率。文中对若干利用局部性原理的高速缓存参敷无关技术进行分析和总结。     

走进互联网(三)

Cache高速缓存。是一种造价昂贵但存取速度飞快的存储器，由于高速运算的CPU和低速的存储设备，如内存、硬盘甚至软盘之间，存在较大的速度差异，如果让CPU等待则会浪费大多数CPU时间，使得CPU工作效率低下。人们就在这两类设备之间，增加了高速缓存，专门用来负责为它们传递数据。在CPU做其他工作时，高速缓存会猜测CPU想要什么，然后提前读取，等CPU需要时，直接从高速缓存中读取就可以了。影响高速缓存猜测命中率的主要因素是高速缓存的大小，一般情况下，２M的高速缓存就可以达到９５％的命中率，以后再增加高速缓存，命中率…     

微型计算机硬件系统维护常见问题解答

CPU主要的技术指标是什么,目前电脑CPU主要有哪两种结构?,CPU的高速缓存在计算机中有何重要作用。     

ASCENTIA~(TM)J系列崭新的个人笔记本计算机

AST Ascentia J系列笔记本计算机内置Intel Pentium处理器,二级高速缓存可达256KB,更适合文字处理、电子表格和商用图形处理软件的运作。     

基于目录的一致性协议浅析

分布式共享存储体系结构是当今并行计算机的主要发展方向.在注重性能指标的多处理器系统中通常采用硬件手段解决高速缓存一致性问题.高速缓存的一致性设计成为共享存储多处理器系统的关键技术,直接关系到系统的性能、正确性和可用性.该文介绍几种典型的基于目录的一致性协议,并分析共享存储器多处理器系统中一致性协议的实现技术.     

填补存储器间距的一种方法——前瞻性Cache

近年来CPU速度的提高远远超过了主存,CPU与主存之间的速度差距（称存储器间距－MeoryGap）越来越大,先进的高性能Cache结构的研究对于提高系统性能显得更加重要;在传统的Cache中,仅仅依靠程序扫行时访存指令流地下的局域性保证较高的Cache命令中率,使得Cache命中率的提高受到限制,本文提出了一种新型的“前瞻性Cache”,对即将执行的指公进行提前分析,并尽可能地在Load类指令尚未实际执行这前将所需的数据预先装和Cache,这样可以提高Cache的命中率,本文阐述了前瞻性Cache结构的方案,提出了定量的评价参数,并开发了软件工具对该结构进行模拟分析,模拟检验证明,这种方法能在不扩大处理机芯片上Cache容量的基础上,进一步提高动态执行中Cache的性能,对于填补存储器间距和提高系统性能可以起到较大作用。     

基于动态Cache策略优化Snort检测引擎性能研究

提出了一种动态Cache策略,将最近一段时间内经常用到的少量规则结点指针存储在一个Cache块中.当攻击密度上升到一定阈值时,在Snort检测引擎中动态加载Cache块,接下来捕获的每一个数据包都首先和Cache块中存储的指针所指向的规则结点进行匹配.当网络攻击密度降低到一定阈值时,在Snort检测引擎中动态卸载Cache块,避免攻击密度较低时二次匹配带来的额外开销.实验表明,动态Cache策略可以提高Snort检测引擎在高强度攻击下的检测效率,降低漏报率.     

基于SRAM和STT-RAM的混合指令Cache设计

随着工艺尺寸减小,传统基于SRAM的片上Cache的漏电流功耗成指数增长,阻碍了片上Cache容量的增加。基于牺牲者Cache的原理,利用SRAM写速度快,STT-RAM的非易失性、高密度、极低漏电流功耗等特性设计了一种基于SRAM和STT-RAM的混合型指令Cache。通过实验证明,该混合型指令Cache与传统基于SRAM的指令Cache相比,在不增加指令Cache面积的情况下,增加了指令Cache容量,并显著提高了指令Cache的命中率。     

面向数据Cache的片上存储动态优化

提出一种数据Cache片上可重构存储系统,将程序不同阶段利用率低的数据Cache配置为SPM(scratch-pad memory),将访问频繁/冲突严重的数据页映射到SPM,动态降低能耗.在数据Cache要求提高时,再将SPM配置为Cache,提高Cache命中率.利用程序基本块向量法监测、区分程序不同阶段,建立数据Cache数学模型,基于程序运行阶段和时间域分割的Cache相变图统计数据页使用情况,决定放入SPM的数据页.仿真实验结果显示,采用所提出的片上可重构存储系统后,8KB4、16KB4和32KB4路关联Cache,平均能耗分别降低10.15％、11.35％和12.45％,系统性能明显提升.     

Cache低功耗技术研究

现代微处理器中Cache已经成为不可缺少的重要部件,其功耗约占整个芯片功耗的30%￣60%[1,2]。如何减少Cache的功耗,已成为当今Cache设计者关注的焦点。论文提出了一种基于Cache可重组技术以及数据符号压缩技术的低功耗D-Cache设计方法,其技术关键在于动态调整Cache的组织结构,并且改变Cache-Line中数据的存储方式来降低Cache功耗。     

面向CMP体系结构的二级CACHE替换算法设计

片上多处理器体系结构（CMP）能够有效地挖掘程序线程级和指令级的并行性.典型的CMP体系结构中二级CACHE被多个处理器内核共享,这提高了二级CACHE利用率并且能避免复制存储器硬件资源.但内核的分支误预测导致错误路径上的LOAD缺失向共享的二级CACHE中写入无用数据,造成二级CACHE的污染.这降低了其他内核对二级CACHE空间的占用率,增加了二级CACHE缺失率,引起了存储资源在线程间分配的不均衡,甚至导致线程饥饿,影响处理器的整体性能.本文提出一种适用于CMP处理器的轻污染二级CACHE替换算法,优先将这些错误路径上的数据替换出去,缓解了二级CACHE污染对性能造成的影响.     

RAID控制器中多级Cache的研究

本文介绍了一种应用于RAID控制器的两级Cache结构。在物理上，整个Cache可分为读Cache和写Cache，且读Cache分为两级：一个容纳小块数据的组相联Cache和一个容纳大块数据的全相联空间Cache。性能测试结果表明，命中率和命中次数在两级Cache结构中都有所提高。     

WWW代理技术现状与改进方案

介绍了既是WWW服务器,又是WWW客户方的代理技术———Cache技术。并提出了WWW本地代理的公共Cache和辅助代理相结合的方案,既可往Cache和辅助代理中写入数据,又可从辅助代理中读数据。最后又描述了辅助代理管理模块的设计。     

对象持久层高性能Cache实现技术*

描述了面向对象应用与关系数据库之间的高性能对象持久层的系统结构,重点阐述了其Cache的关键技术。提出了分别针对LOB属性和常用查询的分布式与集中式两层Cache结构,给出了具体的Cache实现,并分析了Cache一致性问题的解决。该Cache实现技术使系统性能得到很大的提高。     

分布式RAID中Cache模块的设计

针对分布式RAID的特殊架构，设计了基于总线侦听方法的Cache模块。该模块采用主存分块映射策略来解决总线侦听方法，由于共享网络总线对带宽要求太高，使用较少带宽、较少的数据操作，提高了分布式RAID的系统性能。对Cache模块设计进行了性能分析，对多处理机系统Cache一致性问题的解决方案进行了分析比较。