积木块计算机:IMS T424 Transputer

本文介绍积木块计算机Transputer的概况、语言Occam、处理机、指令集合、链路接口、存贮器接口、外部接口以及应用等。     

小型计算机系统结构与发展趋势

小型计算机是一种程序存贮和程序控制的数字计算机。它具有体积小、价格便宜、接口架接灵活和性能价格比高、维护使用方便等优点,因而深受广大用户的欢迎。 小型计算机系统由中央处理机、存贮器和输入输出系统构成,其组织系统就标志着机器的结构特性。小型机系统结构可由总线结构和数据通路、处理机结构、存贮器系统和输入输出系统组成。     

共享存贮器型多机系统的新的同步机构

在共享存贮器型多机系统中,连接处理机与共享存贮器的互连网络大大地影响程序的执行速度。有关互连网络已有大量的研究,最有影响的是有关交叉互连网络的研究。如果处理机的台数为N,存贮器的个数也为N,则硬件为N·N的阵列。如果把它改为N·log_2N级的多级互连网络结构,这时处理机发生的LOAD、STORE请求是作为消息通过中继站传送到存贮器的。 多级互连网络的优点很明显,但是使用这种网络时,处理机发出的LOAD、STORE请求在存贮器里什么时候执行是不确定的。而且发出的LOAD、STORE请求也不一定按照发出的     

多级互连网络有效带宽研究

1.基本假定 大型多处理机系统的处理机——存贮器互连网络往往采用多级网络.文献[1]讨论了当处理机访存请求为均匀分布时,Delta网络的有效存贮器带宽。文献[2]在此基础上分析了当存在偏爱存贮体时的有效带宽。设处理机数为P,存贮体数为M,文献[2]的分析基于如下假定:     

HDS—9大型数字计算机系统

HDS—9是一台主要用于数据处理的计算机系统,这个系统要求可靠性高,功能强、速度快,内存容量大。为适应这些要求,我们在系统结构上采用一些新思想,新技术,例如双处理机结构,流水线控制技术,虚拟存贮器技术,存贮器保护,存贮器交叉访问,处理机与主存间的速度匹配,RAS技术,统一标准接口的I/O系统;在工艺技术上采用高密度组装技术,用S—TTL电路组成单臂门闩触发器数字系统;在系统软件方面采用单一的操作系统等。     

系统硬件

基本要求 用多处理机系统的基本定义做基础来列举硬件应具有的功能就比较容易了。多处理机计算机是这样一种系统:它带有两个以上的处理机,这些处理机的工作能力大致相似。 ·各处理机都能访问共享的公用存贮器。 ·各处理机至少都能访问一部分输入输出设     

纵横开关性能研究

本文分析了将纵横开关作为多处理机系统的处理机——存贮器互连网络时的有效存贮器带宽。对已有的模型做了进一步扩展,探讨了当处理机的访存请求为任意分布时的模型,并通过模拟实验讨论了模型的适用范围。     

一个存贮访问控制器的设计

由于大型高速并行计算机系统的发展,对主存贮器的速度和容量的要求也越高。原在中小型计算机中,简单的存贮器控制已不适应大型机系统中对主存控制的需要。随着计算机系统结构,以中央处理机为中心发展到以主存贮器为中心来组织计算机,并业已采用LSI电路和半导体存贮器作主存,以分布式计算机概念来组织计算机系统的发展,存贮控制器,将用来作为协调和控制分散开的处理机的重要互连接口部件。特别是随着单片LSI微处理机,多处理机系统结构的发展,使存控部件将成为一个互连子系统,来     

超并行MIMD流水线式多机系统

超并行处理机系统有两个需要解决的瓶颈问题:1.多级互连网络的传输延迟;2.吞吐量.本文提出解决这两个瓶颈问题的新方案——由多级互连网络和存贮器组成的主存贮器充分利用流水线方式,以多股指令流流水线方式执行.就可以从根本上消除主存贮器的传输延迟,并配合使用高速缓冲存贮器消除吞吐量瓶颈.最后给出简要的模拟性能评价结果.     

用于RISC体系结构中的CACHE缓存设计与实现

一、前言 为了提高计算机系统的性能,结构设计者急待要解决的问题之一是使处理机与主存贮器在速度上实现匹配,以保证处理机接近“全速”工作。通常采用的方法是在处理机与主存之间插入一个高速缓冲存贮器——cache存贮器。cache存贮器是一个小容量、高速的缓冲器。它暂时     

存贮管理

操作系统的存贮管理模块涉及到主存的管理。此处所谓主存指的是处理机可直接存取指令和数据的存贮器(参见图1-1),通常称为磁芯存贮器。具体讲,存贮管理涉及到下面四个功能:     

先行控制技术

为解决快速部件(处理机)和慢速部件(主存贮器)之间的速度匹配,HDS—9采用了先行控制技术。从系统结构角度看,先行控制部件(XK)好比在处理机和存贮器之间增加了一个信息缓冲站,高速处理机直接与它沟通,摆脱了慢速存贮器的束缚。这里介绍HDS—9有关操作数的先行控制技术。     

CPU 的功能及其结构

1.CPU 的功能(1)CPU 和存贮器将用 CPU(Central Processing Unit:中央处理机)可以进行算术运算和逻辑运算等指令,按着处理问题的顺序排列起来的指令序列,叫做程序。存放程序和程序中使用的数据的装置是存贮器。在存贮器的存贮区中,一个一个地分布着若干地址。CPU 把地址送到存贮器,从这个以地址表示的存贮区域中,把指令或者数据取出的操作,叫做“读     

MC68010-16位虚拟存贮微处理器(三)

五、处理状态本节叙述MC68010与执行指令有关的正常处理以外的工作情况,状态寄存器中管理部分的备功能位,包括:管理/用户位、跟踪允许位、处理机中断优先权屏蔽位。最后叙述在异常情况下存贮器访问的过程和处理器所做的工作。 MC68010总是处在正常、异常或停机这三种状态之一。正常处理状态与指令执行有关,存贮器访问是取指令和操作数并保存结果。正常状态的两个特殊情况     

附录Q SIGMA9计算机系统

SIGMA 9计算机系统是高速通用数字计算机系统。基本系统包括中央处理机,主存子系统,以及独立的输入/输出子系统,这三者都带有各自的主系统部件,而这些主系统对其它部件是异步操作(图Q-1) SIGMA 9被设计得具有存贮器共享多处理机系统的功能。总的系统可以达四个中央处     

基于FPGA的机载合成孔径雷达数字信号处理机接口板卡的设计与实现

介绍基于FPGA芯片实现的机载合成孔径雷达数字信号处理机接口板卡。该接口板卡负责将输入数据缓存和信息格式转换,然后打包成处理机需要的数据帧发送到信号处理机,并具有PCI接口功能和在线自检测功能。着重介绍了系统的硬件结构设计和软件实现功能,给出了选用的主要芯片的型号。该接口板已应用于某合成孔径雷达数字信号处理机中,整机使用证明该系统工作稳定,实现了设计中要求的功能。     

8089 I/O处理机

<正> 3.1 8089I/O处理机概述 8089I/O处理机是一种单片式的通用I/O处理机,它把微处理机的处理功能和直接存贮器存取(DMA)控制器结合在一起。因此,它除了具有通常的DMA数据传送功能之外,还能够在传送数据过程中对数据进行翻译和比较,并可以设置多种结束数据传送的条件,例如:字节数传送完毕,数据比较符合或不符合,     

消息存储器网络接口设计在PCI总线上的实践与性能分析

根据研究结果表明,在网络并行计算系统中,消息传递的内容很少是栈（Sdtack)中的数据,而主要是堆（Heap)中的数据,根据这个定性分析以及定量统计结论,结合存储器技术的进展,在网络并行计算中的网络接口上引入消息存储器,使得网络并行计算中各个结点可以直接访问其他结点的消息存储器,本文给出在这种消息存储器网络接口在PCI总线中的实践,对比了采用完全ASIC设计的通用原始方案与在PCI总线上采用嵌入处理机的方案之间的差异,根据对比结果,得出采用嵌入处理机的方案可以在完成面样功能的情况下,获得更高的计算与通信的重叠性,所以本文修改了原始的MMNI设计方案,把消息队列的管理也交由嵌入处理机完成,最后本文给出一种性能分析的模型,给出了在PCI总线上消息存储器网络接口的具体性能数据。     

HD64180高性能MPU的开发及其在高速数据采集系统中的应用

<正> 一、综述 HD64180是高性能、高集成度、CMOS艺制造的八位MPU。它将组成微机系统的主要功能集成在芯片内部。主要组成包括:高性能CPU、存贮器管理单元MMU,两个通道的直接存贮器存取控制器DMAC,等待状态发生器,动态刷新电路,两个通道的异步串行通讯接口ASCI、同步串行I/O口CSI/O,两个通道的16位可编程定时器PRT,多功能的12种中断控制器和双总线接口。适宜与68和80系列芯片联接。     

高速缓冲存贮器

<正> 8.1 概述 186机的高速缓存是一个与主存相比容量上较小而速度上又较快的存贮器,它配制在处理机之内,是处理机的一部分,同时又是主存贮器的一部分。(见图9.1)。因此,也可以把它看成主存贮器的缓冲存贮器。 如果所有的指令和数据均放在主存贮之