紧密耦合多处理器系统中的高速缓冲存贮器结构

当前技术发展的趋势是处理器与存贮器之间速度的差距越来越大。对于高性能的多处理器系统,特别是通用计算机,高速缓冲存贮器(cache)是必不可少的。下面几个关于多处理器系统中的高速缓冲存贮器是一种非常活跃的研究课题。     

先行控制技术

为解决快速部件(处理机)和慢速部件(主存贮器)之间的速度匹配,HDS—9采用了先行控制技术。从系统结构角度看,先行控制部件(XK)好比在处理机和存贮器之间增加了一个信息缓冲站,高速处理机直接与它沟通,摆脱了慢速存贮器的束缚。这里介绍HDS—9有关操作数的先行控制技术。     

高速缓冲存贮器

<正> 8.1 概述 186机的高速缓存是一个与主存相比容量上较小而速度上又较快的存贮器,它配制在处理机之内,是处理机的一部分,同时又是主存贮器的一部分。(见图9.1)。因此,也可以把它看成主存贮器的缓冲存贮器。 如果所有的指令和数据均放在主存贮之     

IBM 360-85型计算机的结构形态 Ⅰ总体结构

85型机的基本投计目的是,为360系统添加一台在各种工作范围内均能提供高性能的计算机。模拟研究表明,85型机将提供的内部性能平均提高3～4倍,其主存贮器的容量能扩充到4,000,000字节(bytes)。 本文从360系统的结构角度,论述85型机的主要元件,其中包括附加于该机的称之为cache的高速缓冲存贮器。 还简要地叙述了导致高速缓冲存贮器的采用,高速缓冲存贮器参数的选取,以及验证系统内部性能的模拟研究情况。     

INETLi486微处理器的辅助超高速缓冲存贮器设计

超高速缓冲存贮器（cache）技术是目前国际上高档微型机普遍采用的先进技术。尽管i486具有内部cache，然而对于以大量数据集方式进行操作的数据，内部cache又显得够用。为了充分发挥i486CPU高速特性，系统必须采用外部cache或者辅助cache，使大多数CPU数据的I／O周期均可对cache进行访问，这样CPU就可在平均接近于零等待状态下进行运行，从而提高了系统的数据吞吐量。如何合理选择Cache的容量以及工作方式是至关重要的。     

附录L OMEN-60正交计算机

Sanders OMEN-60计算机与向上相容的小型正交陈列处理机(小型-OAPS)属于同系列,它们是为高速数据处理而设计的实时设备。和其它系统和结构相比,这些处理机着重在外部设备和大型正交存贮器(OM)之间的快速通讯,正交存贮器的存取有两种方式:通常的按字访问,垂直的(二次访问/64字的位一     

Ⅱ 高速缓冲存贮器

本文详细地叙述了确立85型机存贮系统的高速度缓冲存贮器,它代表了85型机与360系统其它型机在基本结构上的独处之处。 讨论了高速缓冲存贮器的结构和操作,包括中央处理机所要数据的定位和恢复技巧。 叙述了确定采用高速缓冲存贮器所进行的内部性能研究,对选取的结构形态的性能和具有80毫微秒主存贮器的一台理论上的系统的性能做了比较。最后讨论并用图表示出了改变高速缓冲存贮器参数的结果。     

一个存贮访问控制器的设计

由于大型高速并行计算机系统的发展,对主存贮器的速度和容量的要求也越高。原在中小型计算机中,简单的存贮器控制已不适应大型机系统中对主存控制的需要。随着计算机系统结构,以中央处理机为中心发展到以主存贮器为中心来组织计算机,并业已采用LSI电路和半导体存贮器作主存,以分布式计算机概念来组织计算机系统的发展,存贮控制器,将用来作为协调和控制分散开的处理机的重要互连接口部件。特别是随着单片LSI微处理机,多处理机系统结构的发展,使存控部件将成为一个互连子系统,来     

共享存贮器型多机系统的新的同步机构

在共享存贮器型多机系统中,连接处理机与共享存贮器的互连网络大大地影响程序的执行速度。有关互连网络已有大量的研究,最有影响的是有关交叉互连网络的研究。如果处理机的台数为N,存贮器的个数也为N,则硬件为N·N的阵列。如果把它改为N·log_2N级的多级互连网络结构,这时处理机发生的LOAD、STORE请求是作为消息通过中继站传送到存贮器的。 多级互连网络的优点很明显,但是使用这种网络时,处理机发出的LOAD、STORE请求在存贮器里什么时候执行是不确定的。而且发出的LOAD、STORE请求也不一定按照发出的     

伊利阿克Ⅳ的只读存贮器

引言 由于伊利阿克Ⅳ计算机操作速度高,指令库大和控制集中,所以使用了一个只读存贮器将指令翻译成控制信号。这些控制信号撒播到并联处理机阵列,逐步控制各处理机的操作。有260条指令,每一条都译成一个微序列(微程序)用于选取只读存贮器。每个微序列由1到69个微步(微指令)组成。 只读存贮器是一个晶体管交点矩阵并且是用分离晶体管配置在大型多层板上。存贮器容量是720字(微步)×280位(控制信号),周期时间是50毫微秒。     

工艺和仿真要求对微程序设计的影响

微程序设计处理机的构造,在很大程度上是由(半导体)工艺水平和仿真任务的需要决定的。本文讨论LSI部件对可微程序设计的处理机的影响,特别是对大容量存贮器阵列、LSI微处理机(位-片结构)、可编程序逻辑阵列,以及高速移位器的影响。 本文的另一个论题是,微程序设计与“常规”程序设计的差别很小。我们主张,理解微程序设计的正确的途径是承认:微程序设计主要是应用于仿真任务的。我们回顾仿真(解释)任务的需要,并指出,为了高效率地完成仿真过程,可微程序设计的处理机必须具备什么样的能力。本文以可微程序设计的处理机的一种分类法为结束。 索引术语——仿真,解释,微处理机,微程序设计,半导体工艺。     

超并行MIMD流水线式多机系统

超并行处理机系统有两个需要解决的瓶颈问题:1.多级互连网络的传输延迟;2.吞吐量.本文提出解决这两个瓶颈问题的新方案——由多级互连网络和存贮器组成的主存贮器充分利用流水线方式,以多股指令流流水线方式执行.就可以从根本上消除主存贮器的传输延迟,并配合使用高速缓冲存贮器消除吞吐量瓶颈.最后给出简要的模拟性能评价结果.     

186机系统结构

<正>186计算机的系统结构在保留单总线结构的情况下,采用高速缓冲存贮器加速中央处理机与主存之间的信息交换,提高了总的系统的系统性能。 存贮管理部件提供了存贮扩充、存贮分配和保护,成为接纳先进操作系统的必要条件。 186计算机可选配功能很强的浮点处理机,用户微程序模块,和微诊断选件,使186机具有广阔的适应面。为了适应不同使用面的     

RISC计算机对Cache存贮器的要求

精简指令系统计算机例如MIPS2000VLSIRISC处理机由于流水线的每一级完全由有用的计算作业所占用,从而获得最高的计算性能,为了做到这点需要在计算算法上删除多余的不需要的步骤。先进的优化编译器技术能够排除多余的步骤,例如冗长的地址计算,代码发生器软件一个周期接着一个周期地控制流水线操作。这样可能做到处理机的指令系统主要由单周期指令组成。处理机简化的结果,能够制造出快速的在计算性能上无可比拟的超大规模集成电路器件。事实上,性能受限制不是由于修理机的速度,而是对指令和数据提供足够带宽的存贮系。Cache存贮器和主存缓冲器是提供这个带宽的关键。静态随机访问存贮器SRAM。先进先出缓冲器FIFO和按内容可选址的存贮器CAM技术是限制因素。     

HDS—9大型数字计算机系统

HDS—9是一台主要用于数据处理的计算机系统,这个系统要求可靠性高,功能强、速度快,内存容量大。为适应这些要求,我们在系统结构上采用一些新思想,新技术,例如双处理机结构,流水线控制技术,虚拟存贮器技术,存贮器保护,存贮器交叉访问,处理机与主存间的速度匹配,RAS技术,统一标准接口的I/O系统;在工艺技术上采用高密度组装技术,用S—TTL电路组成单臂门闩触发器数字系统;在系统软件方面采用单一的操作系统等。     

CDC CYBER 200型号203计算机系统(续)

<正> 向量处理机向量处理机包括一个流部件,两个浮点流水线和一个字串部件。向量处理机指余和流控制信号由流部件发出。在标量处理机执行标量指令有空闲,不与向量运算发生冲突时,流部件从标量处理机接收译码后的指命,并予以执行。流部件管理中央存贮器与向量流水线之间的数据流。流水线1(VF1)用于向量加/减和乘法运算,而流水线2(VF2)用于向量加/減,     

多处理机环境中快速排序并行实现策略

并行处理机共享一个公共主存贮器,并在一个操作系统的整体控制之下进行协调并实现相互通讯。这种多处理机环境适合于大规模的数据处理,它可以把数据分布在并行处理机上,同时采用有效的并行算法而提高运行效率。但是处理机的数量和时间效率不     

多级互连网络有效带宽研究

1.基本假定 大型多处理机系统的处理机——存贮器互连网络往往采用多级网络.文献[1]讨论了当处理机访存请求为均匀分布时,Delta网络的有效存贮器带宽。文献[2]在此基础上分析了当存在偏爱存贮体时的有效带宽。设处理机数为P,存贮体数为M,文献[2]的分析基于如下假定:     

计算机网络结点设计探讨

本文讨论计算机网络结点设计问题。着重分析网络结点功能和构成。网络结点功能应包括:源点/终点功能、存贮转发功能、和全网功能。网络结点在构成上应包括:结点处理机、存贮器、接口硬件、以及软件系统。此外,还对最佳报文分组长度、接口缓冲器、结点处理机能力,以及存贮器速度与容量等作了定量分析。     

CPU 的功能及其结构

1.CPU 的功能(1)CPU 和存贮器将用 CPU(Central Processing Unit:中央处理机)可以进行算术运算和逻辑运算等指令,按着处理问题的顺序排列起来的指令序列,叫做程序。存放程序和程序中使用的数据的装置是存贮器。在存贮器的存贮区中,一个一个地分布着若干地址。CPU 把地址送到存贮器,从这个以地址表示的存贮区域中,把指令或者数据取出的操作,叫做“读