嵌入式可信计算平台测评系统的设计与实现磁

针对嵌入式平台功耗低、资源少等特点,设计了适用于嵌入式平台的可信芯片及嵌入式软件栈,构建了嵌入式可信计算平台。为使嵌入式可信计算平台能够有效地为嵌入式应用提供可信功能支持,论文设计并实现了嵌入式可信计算平台测评系统,从应用服务角度出发,保证嵌入式应用调用的可信功能的正确性。该测评系统支持多个平台的并行测试,并能根据不同需求定制测试方案,支持测试报表分析测试结果,且引起的平台额外开销较小。     

基于UML状态机与B方法的高可信嵌入式软件开发

提出了一套集成UML与B方法开发高可信嵌入式软件的实用方案：以软件的UML状态机模型为起点，将其转换为B抽象模型并在B工具中验证该模型的一致性，然后遵循B模型逐步精化的开发规则，利用B方法的精化正确性验证功能，得到系统的可靠的实现模型，最后借助B工具自动生成C代码。实例分析表明，这套方法可以提高尚可信嵌入式软件的开发验证效率。给出了嵌入式软件设计中常用的UML并发状态图到B抽象模型的转换规则。     

基于BIST软件测试思想的单元测试框架

BIST是一种成熟的硬件可测性设计的方法,BIST软件测试思想则借用了该技术,它主要包括模板和自治测试部分两大基本结构。在该思想的指导下,整合测试用例、测试点、插装函数、测试报告等测试要素,提出了各个要素的存储或使用方式,以路径覆盖为测试目标,提出了一种BIST软件自测试的测试框架。实践证明,该测试框架有利于BIST软件测试思想的进一步研究和实现。     

基于TrustZone的移动云环境指纹认证终端APP的设计和实现

针对指纹等生物特征在云环境下存在泄露的安全隐患，以及已有的生物特征认证方案安全性或便利性不足的问题，设计并实现了基于正交分解和TrustZone的可信指纹认证终端APP。利用TrustZone的硬件隔离机制，在可信执行环境中完成指纹特征提取、指纹模板生成等敏感操作，与普通执行环境中的应用隔离，从而抵挡恶意程序的攻击，保证认证过程的安全性。基于正交分解算法生成的指纹模板在保证可匹配性的同时融合了随机噪声，可以在一定程度上抵挡针对特征模板的攻击，使得指纹模板可以在云环境下存储和传输，解除用户与设备的绑定，提升了生物认证的便利性。实验和理论分析表明，指纹模板的相关性和随机性比原始特征和随机映射算法更高，有更强的安全性；另外时间和存储开销、识别的准确性的实验结果表明，所设计APP兼顾便利性和安全性，满足移动云环境下安全认证的需求。     

可信软件分析与测试研究进展*

以软件可信性问题为主攻目标,首先阐述了可信软件的五大主要特征,给出了可信软件分析方法、测试方法和步骤,并总结了各个方法的缺点,重点对可信软件测试方法进行了分类总结和对比分析,同时给出了相应方法的测试工具;其次论述了可信软件的验证方法;最后进行了总结,并对今后可信软件分析和测试研究作出了展望。     

一种软件行为动态可信研究方法及其可信要素

在信息安全领域中,软件的可信是在可用性、可靠性和安全性的基础之上建立的,是软件开发人员和用户都十分关注的问题。本文总结了可信和软件行为的概念,分析了软件可信研究的主要问题和方法,基于信任的定义和软件行为的特点,提出了一种软件动态可信研究的方法及软件行为动态可信的若干要素。     

基于证据的软件过程可信度模型及评估方法

软件可信已经是一个迫在眉睫的重要问题,但对软件可信性的评估却一直没有一个系统并且客观的标准.一些研究工作从可信证据的采集渠道入手,譬如认为有第三方测试的证据,其可信级别就高一些,而若有用户的使用反馈则可信级别就更高.这些工作在可信的客观性方面做了很好的贡献.但我们知道可信其实是一个系统性的问题,而且质量形成于过程,其证据的充分必要程度,以及对必要开发过程的覆盖程度等非常关键.本文基于软件开发过程,从过程的实体、行为以及制品三个方面提取软件可信的证据,建立了由37个可信原则,182个过程可信证据和108个制品可信证据组成的软件过程可信度模型,并给出基于本模型证据的软件过程可信评估方法,试图从开发过程的可信来建立软件产品的可信的信心.     

嵌入式软件实时性测试过程研究

根据实时嵌入式软件的特点，设计了一套嵌入式软件实时性测试过程，这个测试过程不仅融合了传统嵌入式软件测试方法：静态时间分析和动态实时检测。提出了自己的测试内容：设计测试、硬件输入测试、软硬件同步测试和抗干扰测试。从而为改善嵌入式软件测试过程提供了帮助。     

嵌入式系统可信软件栈自动化测试研究

嵌入式系统可信软件栈是可信嵌入式系统的重要组成部分,对嵌入式系统可信软件栈的一致性测试是确保上层应用可靠、有效运行的基础条件。论文讨论了对嵌入式系统可信软件栈的一致性测试框架和方法,实验结果表明现有的开源可信软件栈存在着不符合标准规范的问题。     

一种软件可信分级模型

软件可信评估是软件可信研究中的一个新方向,相关的理论和方法还处在研究阶段。在分析软件可信内涵的基础上,提出了一种分层的软件可信分级模型。该模型定义了软件可信属性模型与软件可信等级,建立了软件可信证据参考模型,并描述了可信属性、可信等级、可信证据以及可信评价指标之间的内在联系。软件可信分级模型为建立软件可信评估机制提供了一种有效的方法。     

基于SoC的嵌入式DRAM存储器内建自测试设计

内建自测试(Built-in Self Test,BIST)是测试片上系统(System on- Chip,SoC)中嵌入式存储器的重要技术;但是,利用BIST技术采用多种算法对嵌入式存储器进行测试仍面临诸多挑战;对此,提出了一种基于SoC的可以带有多种测试算法的嵌入式DRAM存储器BIST设计,所设计的测试电路可以复用状态机的状态,利用循环移位寄存器(Cyclic Shift Register,CSR)产生操作命令,利用地址产生电路产生所需地址;通过对3种BIST电路支持的算法,全速测试,面积开销3个方面的比较,表明提出的嵌入式DRAM存储器BIST设计在测试时间,测试故障覆盖率和测试面积开销等各方面都取得了较好的性能.     

程序插装技术在软件内建自测试中的应用

软件内建自测试(Build-In-Self-TestforSoftware)思想来自于硬件内建自测试。其中测试点设置是软件内建自测试系统的核心模块之一,主要借助程序插装技术收集动态测试信息和控制程序流程。该文具体讨论了插装库的设计、实现以及测试点植入被测程序的过程。     

嵌入式只读存储器的内建自测试设计

随着存储器件日益向着高速、高集成方向发展,依靠外部设备对嵌入式存储器的测试变得越来越困难,内建自测试是解决这个问题的有效方法;文中详细分析了存储器的故障表现和诊断算法,给出了嵌入式只读存储器的内建自测试的一种设计实现,同时研究了将边界扫描技术与只读存储器的内建自测试相结合、形成层次化系统芯片SoC的设计策略.     

A programmable BIST core for embedded DRAM

The programmable BIST design presented here supports various test modes using a simple controller. With the March C algorithm, the BIST circuit's overhead is under 1.3% for a 1-Mbit DRAM and under 0.3% for a 16-Mbit DRAM. The BIST design presented for embedded DRAM supports built-in self-diagnosis by feeding error information to the external tester. Moreover, using a specific test sequence, it can test for critical timing faults, reducing tester time for ac parametric test. The design supports wafer test, pre-burn-in test, burn-in, and final test. It is field-programmable; the user can program test algorithms using predetermined test elements (such as march elements, surround test elements, and refresh modes). The user can optimize the hardware for a specific embedded DRAM with a set of predetermined test elements. Our design is different from the microprogram-controlled BIST described by J. Dreibelbis et al. (1998) which has greater flexibility but higher overhead. Because our design begins at the register-transfer language level, test element insertion (for higher test coverage) and deletion (for lower hardware overhead are relatively easy     

软件内建自测试中模板内容的研究和实现*

软件内建自测试是软件测试和可测性设计研究领域中的一个新概念,其思想来源于硬件内建自测试BIST(BuildinSelfTest)。软件内建自测试为程序员提供一套预先设计好的模板,由模板对所编写的程序植入测试信息,实现软件内建自测试以解决软件测试难的问题。模板是软件内建自测试系统的基石,其内容关系到整个系统的性能和效果。具体讨论了模板的实现,根据软件故障模型对代码进行改装,从而减少程序出错的概率,同时为软件内建自测试系统中测试用例的生成提供了更丰富的信息。     

软件内建自测试中测试点的设置及个数的研究

软件内建自测试思想来自于硬件内建自测试。其中测试点设置是软件内建自测试系统的核心模块之一,主要借助程序插装技术收集动态测试信息和控制程序流程。具体讨论了插装库的设计、实现以及测试点个数的统计。     

Using a periodic square wave test signal to detect crosstalk faults

Built-in self test (BIST) scheme simplifies the detection of crosstalk faults in deep-submicron VLSI circuits in the boundary scan environment. The scheme tests for crosstalk faults with a periodic square wave test signal under applied random patterns generated by a linear feedback shift register (LFSR), which is transconfigured from the embedded circuit's boundary scan cells. The scheme simplifies test generation and test application while obviating the fault occurrence timing issue. Experimental results show that coverage for the induced-glitch type of crosstalk fault for large benchmark circuits can easily exceed 90%.     

Built-in Self Testing of Embedded Memories

The authors present a built-in self-test (BIST) method for testing embedded memories. Two algorithms are proposed for self-testing of embedded bedded RAMs, both of which can detect a large variety of stuck-at and non-stuck-at faults. The hardware implementation of the methods requires a hardware test-pattern generator, which produces address, data, and read/write inputs. The output responses of the memory can be compressed by using a parallel input signature analyzer, or they can be compared with expected responses by an output comparator. The layout of memories has been considered in the design of additional BIST circuitry. The authors conclude by evaluating the two schemes on the basis of area overhead, performance degradation, fault coverage, test application time, and testing of self-test circuitry. The BIST overhead is very low and test time is quite short. Six devices, with one of the test schemes, have been manufactured and are in the field.     

Hybrid BIST Scheme for Multiple Heterogeneous Embedded Memories

Many embedded memories in SoCs have wide data words, leading to a high routing penalty in the BIST circuits. This novel hybrid BIST architecture reduces this routing penalty, while allowing at-speed test and diagnosis of memory cores. The MECA system facilitates mapping the diagnostic syndrome to the memory cell's defect information. A failure bitmap viewer provides visual information for design and process diagnostics.