基于FPGA的高速并行Viterbi译码器的设计与实现

针对319卷积编码,提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率,通过有效的时钟和存储介质复用,实现了高速并行的译码功能,并利用Verilog语言在Xil-inx ISE 6.2中进行了建模仿真和综合实现。     

基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验LDPC(Low Density Parity Check)码。本文所提到的LDPC码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构，这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩降的一定变换而得到，这样，应用FPGA实现译码器的同时，能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特，码率为4／5，采用了6位量化方案。本文用现场可编程门阵列(FPGA)实现了LDPC码的编码，译码电路，并且通过QUARTUS仿真测试以及下载到实验板ATERA芯片的调试，表现出好的纠错性能。     

数字电视标准DMB-T高速LDPC译码器VLSI设计

在我国的数字电视广播地面传输标准DMB-T中,使用了准循环非规则LDPC码作为前向纠错编码。针对此标准中LDPC码的特点,采用修正最小和译码算法,设计了一种半并行结构实时译码器,可实现DMB-T中三种不同码率下的LDPC译码,并有效地实现了硬件结构复用。与其他设计方案相比较,减少了RAM块的数量一半以上,全局布线难度也大大降低。整个设计在Stratix II FPGA上进行了综合验证。当译码迭代次数为20次时,系统吞吐量可达100 Mb/s以上。     

基于FPGA实现快速移位器的设计方案比较

该文讨论了在FPGA中的用高层次设计方法实现快速移位器时,对不同位数的移位器,全译码,部分译码和全编码三种实现方案如何选取。     

欧氏几何LDPC长码的卫星通信编码方案研究

研究了基于欧氏几何的LDPC码的编码原理与技术,基于航天任务提出并实现了高效可行的卫星通信编码方案;基于欧氏几何讨论了编码算法,利用欧氏空间中子空间的关联向量构造校验矩阵,构造伽罗瓦域上的矩阵方程求解生成矩阵;结合准循环生成矩阵的结构特点,建立了一种新的基于移位寄存累加结构的编码电路,并基于该电路提出完整的编码设计方案;利用XC4V SX55 FPGA,分别实现了串并行编码电路并采用标准置信度传播译码算法验证了编码算法的正确性。     

下一代移动通信系统高速并行Turbo译码研究与FPGA实现

在深入研究Turbo译码算法的基础上,重点分析了Log-MAP算法,并针对下一代移动通信系统B3G(Beyond3G)数据业务高传输速率的要求,提出了一种高效的基于Log-MAP译码算法的FPGA并行实现方法,并利用Xilinx公司的FPGA芯片并行实现100Mbps的译码。实验表明,对B3G系统中高速数据进行译码时,具有较好的误码性能和较理想的译码时延。     

结构化LDPC码的高速编译码器FPGA实现

提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s.     

基于FPGA的串行维特比译码的实现

维特比算法是一种卷积码译码算法。随着卷积码约束度的增加，并行维特比译码所需的硬件资源呈指数增长，限制其硬件实现。该文讨论了一种申行译码结构的FPGA实现方案。这种申行结构适合长约束度的卷积码译码，能在性能不下降的前提下有效地节省资源。     

一种适合于并行译码的Turbo交织器的设计

高数据率的通信系统要求有高吞吐量的译码器,而并行译码是高吞吐量的译码器的一种有效实现方法。对于采用并行译码的Turbo码,交织器的设计是决定其性能和译码器吞吐量的关键因素。本文在A.Giuliett提出的没有读写冲突的并行交织器的设计原则基础上,给出了一种新型的交织器设计方法。该方法在保证Turbo优越性能的前提下,使得高并行度的译码成为可能。译码性能的仿真结果验证了设计方案的良好译码性能,通过FPGA的硬件实现验证了译码器吞吐量的极大提高。该设计方案可用于Beyond3G系统。     

IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.     

Turbo码交织矩阵的一种改进设计

Ｔｕｒｂｏ码以其优异的性能而迅速成为近年来信道编码领域研究的热点。在Ｔｕｒｂｏ码的设计中,交织矩阵是影响其整体性能的重要因素。尤其是在采用小规模交织矩阵时,不同的设计产生的结果差别很大,本文提出一种交织矩阵的改进设计方法,它能够使成员码编码器网络在一帧数据编码结束后全部终结归零,从而为译码判决提供了正确的初始条件,与传统的非全归零交织矩阵相比较,分析结果表明本文提出的设计方案性能更优。３１     

LTE标准下Turbo码编译码器的集成设计

针对固定码长Turbo码适应性差的缺点,以LTE为应用背景,提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长,平衡译码性能和系统时延。方案采用"自顶向下"的设计思想和"自底而上"的实现方法,对Turbo编译码系统模块化设计后优化统一,经时序仿真验证后下载配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。测试结果表明,系统运行稳健可靠,并具有良好的移植性;集成化一体设计,为LTE标准下Turbo码ASIC的开发提供了参考。     

基于SOVA算法的Turbo译码器的设计与优化

给出了基于SOVA算法的Turbo译码器的硬件设计系统结构，通过对关键模块的硬件资源占有及译码时序的分析，提出了减少硬件资源、降低硬件功耗以及提高译码速度、减少译码时延的优化设计方案。采用NC Simulator的仿真分析以及Cyclone II系列FPGA芯片的硬件测试表明，该文提出的优化设计方案减少了约40%的硬件资源，且译码速度提高了约60%，达到了降低功耗和提高速度的双重功效。     

Joint source channel VL coding/decoding for deep space communication networks based on a space trellis

This paper presents joint source channel variable length (VL) coding/decoding based on a space trellis.Through constructing a joint decoding plane trellis,better decoding performance can be achieved than by using the bit-level decoding algorithm.However,the plane trellis is complicated,which results in high decoding complexity for decoding VL turbo codes.To solve this problem,we construct a space trellis and design a low-complexity joint decoding algorithm with a variable length symbol-a posteriori probabil...     

高效LDPC译码器的优化与FPGA实现

针对高效LDPC译码器设计过程中的参数选择问题,提出了针对Turbo译码消息传播（Turbo decoding message passing,TDMP）译码算法的离散密度进化算法。利用这种离散密度进化算法对译码算法中的校正因子及量化精度进行了优化。与传统的通过数值仿真进行优化的方法相比,本文算法效率大大提高,且效果显著。测试结果表明,优化的定点化译码器与纯浮点仿真相比性能只相差0.1 dB左右。在译码器实现结构设计中提出了一种基于分布式RAM的P消息循环存储结构,与传统的基于寄存器和Benes网络的存储器结构相比,资源消耗明显下降。在Xilinx公司的FPGA平台上进行了硬件实现与测试,结果表明与同类译码器相比在资源消耗和吞吐率上均有一定优势,是一种高效的LDPC硬件译码器。     

基于DMR标准的TPC信道编解码设计

根据DMR标准,设计出Turbo乘积码信道编解码系统。详细介绍了信道编解码系统的整体流程图,以及内码汉明编解码单元的实现。在标准算法基础上对电路结构进行优化处理,使该系统可以保证在较高的实时性和占用硬件资源不大的条件下,符合DMR标准的应用。     

TPC码译码器硬件仿真的优化设计

介绍一种TPC码迭代译码器的硬件设计方案,基于软判决译码规则,采用完全并行规整的译码结构,使用VHDL硬件描述语言,实现了码率为1/2的(8,4)二维乘积码迭代译码器,并特别通过硬件测试激励来实时测量所设计迭代译码器的误码率情况,提出了优化设计方案,和传统的硬件仿真方法相比大大提高了仿真效率。仿真结果证明该译码器有很大的实用性和灵活性。     

未编码DUSTM系统的网格译码

提出了未编码DUSTM系统的网格译码。将DUSTM系统视为具有全状态转移的网格结构,采用维特比软译码算法进行信号解调。仿真结果表明该方案相比传统的基于单符号最大似然解调的DUSTM系统性能有大幅提升,且比编码DUSTM系统具有更高的频谱利用率。     

A Posteriory Probability Decoding of Nonsystematically Encoded Block Codes

We consider the problem of symbol-by-symbol a posteriori probability (APP) decoding for information symbols of nonsystematically encoded block codes. This problem arises at soft concatenated decoding of generalized concatenated block codes. The well-known BCJR algorithm for efficient APP decoding is not able to solve the problem if it runs on the minimal code trellis of a block code. We introduce an extended trellis representation for block codes, which includes encoding information and thus makes it possible to apply the BCJR algorithm as well as trellis-based decoding in the dual code space. Complexity properties of the extended trellis are investigated.