Turbo译码器的改进算法及FPGA实现

在传统的Turbo译码算法Log-MAP的基础上,对译码算法和SISO译码模块进行了优化,得到了改进的SW-Log-MAP算法,它在保证译码性能的前提下,大大降低了其运算复杂度,减少了存储空间。并且给出了改进译码算法硬件实现的设计方案,完成了Turbo译码器的FPGA实现,通过测试证明,译码器达到了设计要求。     

Turbo码在数字图像传输系统中的应用

介绍了Turbo码在数字图像传输中的应用及系统组成，阐述了Turbo码编码与译码原理，并对系统实现的关键技术Log-MAP译码算法进行了详细推导，给出了该算法在FPGA中的实现，即通过采用两个Calculation单元并行计算向前／递推向量（α Unit和β Unit）进行译码；仿真验证显示，Turbo码纠错能力强，且误码率明显低于Viterbi译码，应用该算法既可提高数字图像传输质量，减小系统传输时延，又可最大限度地节约硬件资源。     

Turbo码译码算法的改进研究

文章分析了Turbo码的MAP类译码算法后,针对传统Log-MAP译码算法的特性,提出了一种改进的Log-MAP译码算法.仿真结果表明,新的算法在降低译码复杂度的同时较好地保持了译码性能,使其非常接近Log-MAP算法的译码性能,同时也非常有利于硬件的实现.     

基于修正函数线性拟合的Turbo码译码算法

新一代移动通信系统LTE/LTE-A具有高吞吐率的突出特点和需求,但高速译码也对误码率和延时等提出了更高的要求。现有的Turbo码译码算法中,Log-MAP算法译码性能较好,但算法复杂度高,时延大;而Max-Log-MAP算法虽然具有较低的复杂度,但译码性能较差。为此,提出一种基于修正函数线性拟合的Turbo译码算法,该算法针对不同刻度区间采用不同的拟合参数。实验仿真表明,该算法与现有算法比较,能够达到Log-MAP算法的译码性能,且避免了Log-MAP的大量运算,从而在保证较好译码性能的基础上,有效地降低了译码延时,并且便于硬件实现。     

低复杂度Log-MAP译码算法的研究

提出用插值函数来计算Log-MAP算法中的校正函数,并在AWGN信道上采用分段差值方法实现了Turbo译码。该算法解决了校正函数计算复杂度较大的问题,消除了译码计算中的指数和对数运算。仿真结果表明：用2段二次样条函数实现的Turbo译码器,其译码性能与Log-MAP算法等价,而计算的复杂度明显降低,运算时间大幅度减少。     

采用近似max*运算的Log-MAP译码算法

为有效降低Turbo码译码的硬件存储消耗,提出一种基于近似max*运算的改进的Log-MAP算法。并通过设计合适的数字电路来找出一组数据中最大的两个值嵌入到其相关函数项中,有效实现了低复杂度的Turbo译码器的硬件结构。实验结果表明,所提出的结构比Constant Log-MAP算法结构平均简化了30%,达到了与Log-MAP几乎相同的误码率(BER)性能,降低译码的复杂度,便于实际工程应用。     

UMTS Turbo码的滑动窗-线性-Log-MAP算法及VLSI设计

本文讨论UMTS中turbo码的设计,提出采用前向状态度量作为初始化精确值的滑动窗方法和改进的Log-MAP（线性Log-MAP）相结合的算法(称为滑动窗-线性-Log-MAP算法),设计出turbo码的VLSI结构,且在归一化处理时,介绍一种可节约12.5%存储量的方法。FPGA设计结果显示在BER= 时,与最优算法Log-MAP相比,性能损失0.2dB,硬件资源节约30%,译码时延小,吞吐量大。     

一种Turbo码的快速Log MAP译码算法*

Log-MAP算法是Turbo码译码算法的一种简化算法,这类算法仍具有译码复杂度高,译码时延大的缺点。针对这一问题,提出了一种简化的对数最大后验概率译码算法。该算法基于逼近理论,用分段式最佳平方逼近多项式近似计算校正函数。仿真结果表明,简化算法具有低复杂度、译码时延少的优点,且译码性能与标准Log-MAP算法相近。所以较适合在实际工程中使用。     

一种Turbo码的快速Log-MAP译码算法

Log-MAP算法是Turbo码译码算法的一种简化算法,这类算法仍具有译码复杂度高,译码时延大的缺点.针对这一问题,提出了一种简化的对数最大后验概率译码算法.该算法基于逼近理论,用分段式最佳平方逼近多项式近似计算校正函数.仿真结果表明,简化算法具有低复杂度、译码时延少的优点,且译码性能与标准Log-MAP算法相近,较适合在实际工程中使用.     

MIMO OFDM系统中一种V-BLAST检测算法的FPGA实现

给出了一种V-BLAST检测算法的FPGA实现方案,该算法基于Greville求伪逆的方法。设计主要考虑了流水线操作和并行度处理。算法在Xilinx公司的Vertex Ⅱ Pro系列FPGA中实现,在B3G TDD MIMO OFDM系统硬件平台上进行了验证,性能良好。     

Log-MAP译码算法改进与性能仿真

在介绍、分析Log-MAP译码算法的基础上,重点通过如下三方面对此算法进行调整,简化译码器的结构、减少计算的复杂度与存储量,第一,在计算向前度量、反后度量时用并利用采用Jacobian等式进行简化,减少冗余计算;第二,通过改变外部信息的值使之包含系统信息,来简化译码器结构;第三,通过采用查表法来简化校正函数的计算量。最终使用计算机对对此改进算法进行了性能仿真,经测试其译码性能与Log-MAP算法接近。     

基于FPGA的DSC高速译码器设计及实现

采用易于FPGA实现的归一化最小和算法,通过选取合适的归一化因子,将乘法转化成移位和加法运算。在高斯白噪声信道下,仿真该译码算法得出最佳的译码迭代次数,并结合Xilinx XC7VX485T资源确定量化位数。然后基于该算法和这3个参数设计了一种全新的、高速部分并行的DSC译码器。该译码器最大限度地实现了译码效率、译码复杂度、FPGA资源利用率之间的平衡,并在Xilinx XC7VX485T芯片上实现了该译码器,其吞吐率可达197 Mb/s。     

基于C语言的Turbo码的DSP实现

介绍了Turbo码的编译码基本原理，在详细研究Log-MAP算法的基础上，用V05．0编写了状态转移表生成子程序，Turbo交织表生成子程序和Turbo码译码程序等几个对Turbo码进行仿真最重要的函数，并在DSP上实现了通用的Turbo码编译码器。     

HDTV接收机中Viterbi译码器的FPGA实现

在对Viterbi译码算法性能进行Matlab软件仿真的基础上,结合数字HDTV地面广播COFDM传输系统中FEC模块内码解码的具体要求,采用FPGA技术实现了Viterbi译码电路。并通过系统调测验证了设计的合理性与可靠性。     

Turbo简化译码算法的FPGA设计与实现

在深入分析Turbo译码算法的基础上,采用MAX-LOG-MAP算法进行了Turbo码译码器的FPGA设计与实现,并给出相应实现参数和结构。对FPGA的实现与MATLAB浮点算法做了仿真比较。     

OFDM低压电力线通信系统的符号同步及其FPGA实现

为采用FGPA技术可靠实现基于G3-PLC协议的OFDM电力线通信系统的符号同步,推导了符号同步偏差对G3-PLC系统性能的影响。针对传统符号同步算法存在的算法复杂、FPGA实现困难等缺点,根据G3-PLC系统的帧结构,提出了基于训练序列的新的符号同步算法。仿真结果和FGPA实现效果表明,该算法不仅能够有效地实现G3-PLC系统的符号同步,而且运算量小,硬件资源消耗少。     

应用于LTE-OFDM系统的Viterbi译码在FPGA中的实现

在OFDM系统中,为了获得正确无误的数据传输,要采用差错控制编码技术。LTE中采用Viterbi和Turbo加速器来实现前向纠错。提出一种在FPGA中实现的基于软判决的Viterbi译码算法,并以一个(2,1,2)、回溯深度为10的软判决Viterbi译码算法为例验证该算法,在Xilinx的XC3S500E芯片上实现了该译码器,最后对其性能做了分析。     

高速RS编译码器的设计及其FPGA实现

在分析RS（Reed-Solomon）码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM（Berlekamp-Massey）迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15%就可以实现（31,15）RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理。     

一种适合于并行译码的Turbo交织器的设计

高数据率的通信系统要求有高吞吐量的译码器,而并行译码是高吞吐量的译码器的一种有效实现方法。对于采用并行译码的Turbo码,交织器的设计是决定其性能和译码器吞吐量的关键因素。本文在A.Giuliett提出的没有读写冲突的并行交织器的设计原则基础上,给出了一种新型的交织器设计方法。该方法在保证Turbo优越性能的前提下,使得高并行度的译码成为可能。译码性能的仿真结果验证了设计方案的良好译码性能,通过FPGA的硬件实现验证了译码器吞吐量的极大提高。该设计方案可用于Beyond3G系统。     

基于FPGA的3G核心网数据包重组方法

为了解决3G网络监管系统中用户数据、状态与用户身份绑定的问题,提出了一种基于FPGA的高速数据包重组方法.在对GTP协议分析的基础上,根据FPGA的特点,提出了一种硬件可实现的数据存储查找算法.该算法利用FPGA内部的BRAM作缓存,FPGA外部的DDR2作存储单元,实现对大规模用户身份信息的高速动态存储与查找.借助于ISE综合布线工具和Xilinx硬件平台验证,可以实现对百万用户数据重组,处理速度达到1.6Gbps,实现了对3G核心网数据实时处理.