65nm工艺下单粒子加固锁存器设计

随着工艺尺寸的缩减,单粒子引发的软错误成为威胁电路可靠性的重要原因.基于SMIC 65 nm CMOS工艺,提出一种单粒子加固锁存器设计.首先针对单粒子翻转,使用具有状态保持功能的C单元,并且级联成两级;然后针对单粒子瞬态,将延迟单元嵌入在锁存器内部并与级联C单元构成时间冗余;最后选择基于施密特触发器的电路作为延迟单元.实验结果表明,相比已有的加固设计,该锁存器不存在共模故障敏感节点,还能容忍时钟电路中的单粒子瞬态;版图面积、功耗和时钟电路功耗分别平均下降30.58%,44.53%和26.51%;且该锁存器的功耗对工艺、供电电压和温度的波动不敏感.     

一种交叉互联的高可靠锁存器

现阶段随着CMOS工艺特征尺寸的减小,电路中可能会发生单粒子翻转（Single Event Upset,SEU）的敏感节点之间的距离在不断减小,发生一颗高能粒子引起多个节点同时发生翻转的事件概率正逐渐上升。为了提高电路的可靠性,基于抗辐射加固设计方法,提出了一种能够容忍两个节点同时发生翻转的锁存器。该锁存器以双输入反相器(Double-input Inverter,DI )单元作为核心器件,并且在 DI 单元之间采用了交叉互联的连接方式,减少了器件个数的使用。与传统的具有容错能力的锁存器相比,所提出的结构不仅具有良好的抗双点翻转能力,而且在功耗、延迟以及功耗延迟积（Power Delay Product,PDP）方面都有很大的优势。该结构可靠性高、性能优良,在提高芯片的可靠性方面具有重要意义,有实用价值。     

一种抗单粒子翻转的D触发器

以互锁存储单元(DICE)结构为基础,采用0.35μm CMOS工艺,设计了一种具有抗单粒子翻转的带置位端的D触发器。通过将数据存放在不同节点以及电路的恢复机制,使单个存储节点具有抗单粒子翻转的能力。通过Spectre仿真,测试了触发器的抗单粒子翻转能力。在版图设计中采用增大敏感节点距离和MOS管尺寸的方法进一步提高了D触发器抗单粒子翻转的能力。     

GAL器件及其固化操作（二）

[例2]用一片GAL16V8设计时序电路:一个RS锁存器,一个T触发器,一个D触发器和一个JK触发器。三个触发器都有直接置1端PR和直接置0端CLR,而RS锁存器不和时钟信号CLK连接。 [操作]设计逻辑关系式 (a)RS锁存器 Q_(N l)= (R·Q_N)表达为QST=!S＃(R＆QST)     

SRAM型FPGA的基于可观性度量的选择性三模冗余方法

为了增强SRAM型FPGA抗单粒子翻转破坏的能力并减少硬件开销,提出一种面向查找表的基于可观性度量的选择性三模冗余方法.首先定义查找表发生单粒子翻转(SEU)故障的一种可观性概念,并结合概念给出理论计算公式;然后根据计算出的查找表可观性分布筛选出SEU敏感查找表;最后插入相应的冗余电路.此方法能够以较小的冗余比例,使得电路的抗SEU性能接近全三模冗余的效果.对MCNC’91的18个规模不同的电路进行实验的结果表明,文中方法平均只需要冗余37%的查找表,并且冗余后电路的抗SEU性能为92.6%,相比全三模冗余节省了63%的硬件开销,说明该方法能够在有效地提高电路的抗SEU性能前提下取得显著的硬件节省效果.     

抗单粒子翻转的低功耗锁存器设计

随着CMOS工艺缩减至纳米尺寸,锁存器对空间辐射环境中高能粒子引起的软错误越发敏感.为缓解软错误对锁存器电路的影响,提出一种基于45 nm CMOS工艺的单粒子翻转自恢复的低功耗锁存器.该锁存器使用3个C单元构成内部互锁的结构,每个C单元的输出节点的状态由另2个C单元的输出节点决定;任意C单元的输出节点发生单粒子翻转后,该锁存器将通过内部互锁的反馈路径将翻转节点恢复正确;在瞬态脉冲消散后没有节点处于高阻态,提出的锁存器适用于采用了时钟门控技术的低功耗电路.大量的SPICE仿真结果表明,与已有的加固锁存器相比,文中提出的锁存器在延时、功耗、面积开销和软错误加固能力上取得了良好的平衡,平均节省57.53%的面积-功耗-延时积开销;详尽的蒙特卡洛仿真实验表明,该锁存器对工艺、供电电压和温度的波动不敏感.     

双立互锁单元单粒子效应加固方法研究

经典双立互锁单元主从型触发器存在由逆向驱动引起的单粒子翻转情况。为此,通过在主从两级之间插入缓冲器阻断反向驱动路径来解决该问题。对一款双立互锁加固芯片进行地面重粒子实验,实验结果显示,改进型双立互锁单元触发器不仅能消除单粒子功能中断,而且能减少单粒子翻转情况。     

32 nm CMOS工艺的单粒子多点翻转加固锁存器设计

随着集成电路工艺不断改进,电荷共享效应诱发的单粒子多点翻转已经成为影响芯片可靠性的重要因素.为此提出一种有效容忍单粒子多点翻转的加固锁存器:低功耗多点翻转加固锁存器(low power multiple node upset hardened latch,LPMNUHL).该锁存器基于单点翻转自恢复的双联互锁存储单元(dual interlocked storage cell,DICE),构建三模冗余容错机制,输出端级联“三中取二”表决器,可以有效地容忍单粒子多点翻转,表决输出正确逻辑值,不会出现高阻态,可以有效地屏蔽电路内部节点的软错误.该锁存器能够100%容忍三点翻转,四点翻转的容忍率高达90.30%.通过运用高速传输路径、时钟选通技术和钟控表决器,该锁存器有效地降低了功耗.32 nm工艺下SPICE仿真表明,与加固性能最好的三点翻转加固锁存器综合比较,LPMNUHL的延迟平均降低了40.16%,功耗平均降低了44.96%,功耗延迟积平均降低了65.40%,面积平均降低了34.60%,并且对电压/温度波动不敏感.     

单粒子四点翻转自恢复加固锁存器设计

为了容忍日益严重的单粒子多点翻转,提出了一种能够容忍单粒子四点翻转的加固锁存器——QNURL(quadruple node upset recovery latch).该锁存器包含40个同构的双输入反相器,形成5×8的阵列结构,构建了多级过滤的容错机制.通过有效地利用双输入反相器的单粒子过滤特性,当任意4个内部状态节点同时发生翻转时,都可以被多级过滤机制消除,自动恢复到正确值. PTM 32 nm工艺下的仿真结果表明,与现有的4种单粒子多点翻转加固锁存器综合比较,该锁存器的单粒子四点翻转自恢复比率高达100%,延迟平均降低了86.02%,功耗延迟积(powerdelayproduct,PDP)平均降低了78.94%,功耗平均增加了59.09%,面积平均增加了4.63%.文章最后对结构进行了衍生,提出了容忍N点翻转的(N (10)1)'2N结构框架.     

高密度静态ESFI MOS记忆单元

去除触发器中的跨接和用二极管来选择单元,减小了静态MOS记忆单元的面积。这种单元具有互补晶体管、二极管和高额定值负载电阻,已用绝缘衬底上外延硅膜工艺(ESFI)实现;单元面积可以小到1500微米~2(2.4密耳~2),是到目前为止已知道的面积最小的静态MOS记忆单元。本文将讨论这种记忆单元的静态和动态特性,以及在大规模集成电路中的性能;为此目的,已在3.5×4.2毫米(140×170密耳)的面积上,做成了带有简单译码和读出电路的4096位的探索性存贮器。考虑所测量的数据,ESFI MOS存贮电路比动态MOS存贮器,在速度和功耗方面都显示出更好的性能,但其主要的优点是静态工作方式。     

面向VLSI的门级单粒子效应评估技术

由于空间辐射环境充满了各类射线和高能粒子，非常容易诱发集成电路发生单粒子效应，因此有必要开发对应的评估技术，分析单粒子效应对超大规模集成电路（VLSI）的影响。以ISCAS89测试基准电路为主要研究对象，提出了一种适用于VLSI的单粒子效应评估技术，可以通过脚本自动生成仿真和测试文件，实现任意节点的故障注入，并可以在任何一种支持硬件描述语言的EDA仿真工具上进行评估。分别对使用三模冗余技术、自刷新寄存器技术加固后的电路和原始电路进行了对比评估。评估结果符合逻辑，验证了门级单粒子效应评估测试技术的有效性。通过提出的评估技术，可以快速评估电路的抗辐射能力，提高查找设计缺陷、对电路进行针对性加固的效率，对于提高集成电路的安全性和稳定性有着重要的应用价值。     

A versatile architecture for long-term monitoring of single-event transient durations

We present design and analysis of an on-chip measurement infrastructure, which facilitates long-term monitoring of single-event transient durations in digital VLSI circuits exposed to uncontrollable radiation. Unlike the known oscilloscope-based methods, our approach is all-digital: SET durations are measured by the SET-gated counting of pulses generated by a high-frequency ring oscillator, and stored in an up/down-counter array organized in a ring. We carefully elaborate a comprehensive concept for making our infrastructure SEU tolerant, with the main challenge being to attain a sufficiently high probability of recording useful hits in the target before exhausting the SEU tolerance of the infrastructure. Our key contribution here concerns the protection of the counter array: Rather than resorting to radiation hardening or explicit triple modular redundancy (TMR), we save area by using a novel redundant duplex counter architecture: For a small number of recorded SETs, our architecture implicitly implements TMR, albeit in a way that degrades gracefully for larger numbers of recorded SETs. Besides standard functional and timing verification, we use Spice-based SET injection for verifying the effectiveness of our SEU-tolerant architecture, and some cross section-based probabilistic analysis for confirming that our measurement infrastructure based on it indeed achieves its purpose.     

Experimental verification of the effectiveness of a new circuit to mitigate single event upsets in a Xilinx Artix-7 field programmable gate array

A single event transient (SET) filtering technique for the Xilinx Artix-7 Field Programmable Gate Array (FPGA) is investigated experimentally. The technique combines AND – OR gate circuits to provide a single circuit that can dissipate SETs irrespective of whether the input state is high or low. It uses fewer resources than the widely used Triple Modular Redundancy (TMR) and significantly reduces event upsets in a FPGA.This paper presents the results of the experimental investigation, with the SET filter applied to various sequential circuit configurations, by proton beam irradiation. Their implementation and evaluation in-beam show their efficiency in eliminating SETs and single event upsets (SEU) compared to unmitigated designs.     

双阈值CMOS电路静态功耗优化

集成电路设计进入深亚微米阶段后，静态功能不容忽视，提出一种基于双阈值电压的静态功耗优化算法，利用ISCAS85和ISCAS89电路集的实验结果表明，20％以上的静态功耗可以被消除（大规模电路在90％以上）。同时，文中算法也从很大程度上减小了电路的竞争冒险，提高了电路的性能。     

支持ONFI和Toggle模式的NAND Flash PHY设计

论文设计了一种能支持ONFI2．1与Toggle1．0模式的NAND Flash PHY,完成了其读写通道、地址与控制逻辑的设计,并采用读门控电路消除DQS读前后的毛刺。功能仿真与静态时序分析结果表明,PHY的设计达到了ONFI与Toggle标准时序要求。NAND Flash PHY面积为45245．5μm^2,动态功耗为1．16mW,静态功耗为95．8μW。     

一种SEU硬核检测电路的设计与实现

现有的现场可编程门阵列(FPGA)芯片在进行单粒子翻转(SEU)检错时,只能针对FPGA配置单元进行周期性重复擦写而不能连续检错纠错。为此,设计一种能连续检测SEU错误并实时输出检错信息的硬核检测电路。该设计改进传统FPGA芯片的数据帧存储结构,能对芯片进行连续回读循环冗余校验(CRC)。在FDP3P7芯片上的流片实现结果表明,该电路能在50 MHz工作频率下连续对芯片进行回读CRC校验,并正确输出SEU帧检错信息。     

基于遗传算法的最大开启电流估计

集成电路设计进入深亚微米阶段后，静态功耗成为低功耗设计中的一个瓶颈．电源门控法可以同时有效地降低动态功耗和静态功耗，是一项具有广阔应用前景的技术．电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定，它是电路设计的一个十分重要的参数，如何对它进行快速准确的估计已经成为一个新的问题．另外，冒险功耗是电路整体功耗中非常重要的组成部分，该文通过研究发现，在电路开启阶段同样存在冒险，同时消耗了大量的能量．文章考虑了组合电路的冒险现象，提出了一种基于遗传算法的最大开启电流的估计方法，对ISCAS85电路的实验结果表明，电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大．该文的方法具有较小的复杂性，可以仅用随机模拟的2．77％的时间，获得12．90％的最大开启电流值增量。     

工业以太网交换机不间断供电系统设计

针对工业以太网交换机对供电电源质量要求较高的问题,设计了一种工业以太网交换机不间断供电系统;详细介绍了该系统硬件电路即直流稳压供电电路、蓄电池充电管理控制电路、蓄电池温度检测电路、电源切换电路、CAN总线通信电路和单片机控制电路的设计,并给出了该系统主程序流程。试验结果表明,该系统具有动态响应快、静态功耗小等特点,可满足复杂环境下的工业以太网交换机供电需求。     

Design of dual-edge triggered flip-flops based on quantum-dot cellular automata

Quantum-dot cellular automata (QCA) technology has been widely considered as an alternative to complementary metal-oxide-semiconductor (CMOS) due to QCA’s inherent merits.Many interesting QCA-based logic circuits with smaller feature size,higher operating frequency,and lower power consumption than CMOS have been presented.However,QCA is limited in its sequential circuit design with high performance flip-flops.Based on a brief introduction of QCA and dual-edge triggered (DET) flip-flop,we propose two original QCA-based D and JK DET flip-flops,offering the same data throughput of corresponding single-edge triggered (SET) flip-flops at half the clock pulse frequency.The logic functionality of the two proposed flip-flops is verified with the QCADesigner tool.All the proposed QCA-based DET flip-flops show higher performance than their SET counterparts in terms of data throughput.Furthermore,compared with a previous DET D flip-flop,the number of cells,covered area,and time delay of the proposed DET D flip-flop are reduced by 20.5%,23.5%,and 25%,respectively.By using a lower clock pulse frequency,the proposed DET flip-flops are promising for constructing QCA sequential circuits and systems with high performance.