使用重复播种和Golomb编码的二维测试数据压缩

提出了一种用于SOC测试的二维测试数据压缩方案．先利用线性反馈移位寄存器重复播种技术,对带有无关位的测试向量进行压缩,并获得种子差分序列;然后用Golomb编码的方法对其作进一步的压缩;同时给出了Golomb码参数。的确定方法和相应的二维解压结构、实验结果表明,该方案在保证较高故障覆盖率的前提下,既能显著地减少测试序列长度、缩短测试时间,又能有效降低对测试数据带宽的要求．     

组扩展编码在测试数据压缩中的应用

为了减少SoC芯片的测试数据,提出了一种基于组扩展编码的测试数据压缩方案。该方案采用变长到变长的编码方式对任意长度的0游程和1游程编码,代码字由标记位、前缀和尾部组成。组扩展码将每组的容量扩大了一倍,能有效压缩芯片测试数据量。理论分析和实验结果表明组扩展编码能取得很好的压缩效果,而且能够更好地适应于不同的测试电路。     

基于响应分块相容的测试数据编码压缩方案

提出一种测试数据压缩方案,利用测试向量与扫描链中响应数据的分块相容来增加被编码测试向量中的无关位,降低了线性反馈移位寄存器（LFSR）编码种子的度数,且不必增加额外的测试向量,最终达到压缩测试数据的目的．该方案的硬件解压结构仅需一个LFSR和简单的控制电路．实验结果表明,与其他压缩方法,如基于部分向量切分的LFSR重新播种方法、混合码方案和FDR码方案等相比,该方案在压缩效率和硬件开销上都有明显优势．     

一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案。它是在基于折叠计数器的基础上，采用LFSR编码折叠计数器种子，并通过选定的存储折叠距离来控制确定的测试模式生成，使得产生的测试模式集与原测试集相等．既解决了测试集的压缩，又克服了不同种子所生成的测试模式之间的重叠、冗余．实验结果证明，建议的方案不仅具有较高的测试数据压缩率，而且能够非常有效地减少测试应用时间，平均测试应用时间仅仅是类似方案的4％．     

分组频率Golomb码测试数据压缩研究

提出了一种称为分组频率Golomb码的测试数据压缩方法。方案针对测试集中游程长度分布的不均匀性,重新构建Golomb码的前缀码,用短码字来编码包含游程长度多的分组。同时,在差分过程中,通过给无关位合理赋值来减少测试集中“1”的个数,从而减少了游程的数目。实验结果表明,建议方案能有效提高Golomb码的压缩率。     

基于连续及非连续块编码的测试数据压缩方法

提出了一种新的基于连续及非连续长度块编码的测试数据压缩方法,该方案从提高码字利用率的目的出发,利用定长的二进制码字表示连续长度块的长度信息,同时,将连续位长度不足的序列按一定的策略划为非连续块,并且不对其进行编码,故有效地避免了用长码字替换短游程序列的情况。该方案的编码规则减少了使用前、后缀形式编码的复杂性,所以其编码及解码过程简单,同时具有简单的通讯协议。对ISCAS-89标准电路Mintest集的压缩结果表明,提出的方案较FDR码和Golomb码都具有更好的压缩效率。     

嵌入广义折叠技术的集成电路测试数据压缩方案

针对芯片测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间的问题,提出一种广义折叠技术的集成电路测试数据压缩方案.首先构建有向图,将完全测试集映射到有向图中;其次查找有向图中最长路径,将完全测试集分割成若干个广义折叠集;最后存储广义折叠集的种子和广义折叠距离.另外,提出了广义折叠集的解压结构.理论上可以将整个测试集的存储转化成若干个广义折叠种子和广义折叠距离的存储.对部分ISCAS89标准电路中规模较大的时序电路进行实验的结果表明,在同样实验环境下,该方案在压缩效果方面优于Golomb码、FDR码、EFDR码和折叠集等成熟的压缩方法.     

无理数字典码的测试数据压缩方案

提出了一种无理数字典码的测试数据压缩方案,能有效地压缩芯片测试数据。方案利用无理数序列建立字典,编码时只需进行相容性检查,无需填充无关位,简化了操作步骤;同时,选择局部压缩率最大的一组数据作为最终编码结果,保证压缩效果可以达到局部最优。对ISCAS 89标准电路Mintest集的实验结果显示,该方案的压缩效果优于传统压缩方法,如Golomb码、FDR码、混合定变长码等。     

基于PTIDR编码的测试数据压缩算法

为减少测试数据存储量,提出一种有效的新型测试数据压缩编码--PTIDR编码,并构建了基于该编码的压缩/解压缩方案.PTIDR编码能够取得比FDR,EFDR, Alternating FDR等编码更高的压缩率,其解码器也较简单、易实现,且能有效地降低硬件开销.与Selective Huffman, CDCR编码相比,PTIDR编码能够得到较高的压缩率面积开销比.特别地,在差分测试集中0的概率满足p≥0.7610时,PTIDR编码能取得比FDR编码更高的压缩率,从而降低芯片测试成本.     

采用循环移位和优化编码的测试压缩方法

日益增加的集成电路测试成本变得越来越难以接受,因而提出了一种简单而有效的解决方案.该方案把循环移位技术应用到测试数据压缩中,比起一般的移位技术,该方案更能有效地利用测试集中无关位.结合异或逻辑运算,所提方案累积无关位,进一步提高测试向量与其参考向量的相容性和反向相容性.在编码过程中对各种可能移位状态进行统计,建立Huffman树,找出最优化编码形式,因而可以增加短码字的利用率,减少长码字的使用频次.通过给出的分析和实验,说明了所提方案在附加硬件成本很低的情况下既能够提高测试数据压缩率,又能够减少测试时间,优于已发表的游程编码方案和其他同类型的编码压缩技术.     

针对扫描阻塞结构的测试数据压缩方案*

分析了集成电路测试面临的测试数据量大、测试应用时间长等问题,对常用的测试压缩方法进行了介绍,并在扫描阻塞测试结构基础上,提出了对数据进行部分编码压缩的方案。在附加硬件开销很小的情况下,进一步压缩了测试数据。理论分析和实验结果都表明了本压缩方案的可行性和有效性。     

一种基于参考切片相容的测试数据压缩方法

为了减少集成电路测试数据量,本文提出一种基于参考切片相容的广播式编码压缩方法.以使用两个扫描切片作为参考切片为例介绍了对该编码方法进行了介绍.当测试图形的切片与参考切片直接相容或移位相容时,仅使用3或5比特长度的码字对其编码以实现压缩;提出一种参考切片无关位回溯赋值的方法以保证一致性.针对所提出的编码压缩方案设计了相应的解压缩电路.通过实验数据证实了该方案的有效性.     

基于状态翻转连续长度码的测试数据压缩和解压

提出了新一类的变-变长度压缩码，称之为状态翻转连续长度码。该文在测试序列中直接编码连续的“0”和“1”的长度，压缩一个预先计算的测试集，无需像其它文章中受限制仅仅编码连续的“0”，又解决了交替-连续长度码中对两个相邻的连续序列进行编码时必须附加一位的问题。该方法的解压结构是一个简单的有限状态机，不需要一个与扫描链等长的循环扫描移位寄存器。实验结果表明，这种编码能够有效地压缩测试数据。     

混合定变长码的测试数据压缩方案

文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小,尾部可变使编码灵活.同时采用了将尾部最高位隐藏的方法来进一步提高压缩率,还使用了特殊的计数器来进一步简单化解压电路.对ISCAS 89部分标准电路的实验结果显示,文中提出的方案在压缩效率和解压结构方面都明显优于同类压缩方法,如Golomb码、FDR码、VIHC码、v9C码等.     

部分向量奇偶位切分的LFSR重新播种方法

提出一种基于部分测试向量奇偶位切分的LFSR重新播种测试方法.针对确定测试集中各个测试向量包含确定位的位数有较大差异以及测试向量所含的确定位大多连续成块的特点,通过奇偶切分部分确定位较多的向量,使得编码压缩的LFSR度数得到有效降低,从而提高了测试数据压缩率.其解压缩电路仍然采用单个LFSR进行解码与切分向量的合并.与目前国际同类编码压缩方法相比,具有测试数据压缩率高、解压硬件开销低、测试数据传输协议简单等特点.     

基于EFDR编码压缩的非确定位填充算法

针对EFDR编码算法中非确定位填充算法的不足,提出了一种基于EFDR编码压缩算法的非确定位填充算法（ESA）。该算法在填充测试数据中的非确定位时,依据EFDR编码算法的特点,考虑非确定位两边确定位的特征以及非确定位游程自身的特点,对非确定位采用全0填充、全1填充和分块填充三种方法,从而提高了EFDR编码压缩算法的压缩效率并减少了测试时间,同时由于算法仅对测试数据的非确定位进行操作,不会增加测试的物理开销。实验结果表明,在不增加测试功耗和测试硬件开销的情况下,实现了EFDR编码压缩算法压缩效率的提高和测试时间的减少。     

一种双游程交替编码的测试数据压缩方法

SoC测试面临的挑战之一是测试数据量过大,而测试数据压缩是应对这一挑战行之有效的方法。因此,提出了一种新的双游程交替的测试数据压缩方法,该方法对测试集中0游程和1游程交替编码,并且后一游程类型可以根据前一游程类型转变得到。这样在代码字中不需要表示游程类型,减少了游程所需代码字的长度。实验结果表明,该方法能够取得比同类方法更高的压缩率,而且解压结构简单,因此能够达到降低测试成本的目标。     

使用双重种子压缩的混合模式自测试

提出了一种基于扫描混合模式的内建自测试的新颖结构，为了减少确定测试模式的存储需求，它依赖一个双重种子压缩方案，采用编码折叠计数器种子作为一个LFSR种子，压缩确定测试立方体的个数以及它的宽度．这种建议的内建自测试结构是完全相容于标准的扫描设计，简单而具有柔性，并且多个逻辑芯核可以共享．实验结果表明，这种建议的方案比先前所公布方法需要更少的测试数据存储，并且具有相同的柔性和扫描相容性。     

数据块相容性统计的测试数据压缩方案

通过对测试集的研究发现,与参考数据块相容的数据块数目随着值的增加,其出现的频率急剧下降。基于这个特征,提出了一种利用FDR码变体来编码相容数据块数目的测试数据压缩方案。通过分析可知方案的解压电路结构简单,所需的硬件开销很小,对ISCAS’89基准电路的实验结果表明,该编码方法能有效地压缩测试数据。     

基于连续和交替序列编码的测试数据压缩

提出一种新的基于连续和交替序列编码的测试数据压缩方案。采用变长到变长的编码方式对测试序列中连续的“0”和“1”以及交替变化位的长度进行编码。代码字由前缀和尾部组成,用前缀表明编码的序列类型。该方案的解压电路结构简单,所需的硬件开销较小。在ISCAS’89基准电路上的实验结果表明,该编码方法能有效压缩测试数据。