应用于∑-△A/D转换器的数字抽取滤波器的设计

设计了一种应用于∑-AA/D转换器的滤波器结构,采用梳状滤波器和半带滤波器级联的多级形式实现.梳状滤波器采用开关降频和流水线级联形式,降低了功耗和复杂度;半带滤波器采用多相结构,数据量减少了近50%.该抽取滤波器信噪比达到98dB,可以满足高精度A/D转换器的设计要求.     

带余弦预滤波和补偿滤波的抽取滤波器

提出在CIC加级联余弦预滤波器后增加补偿滤波器,补偿它们的通带降落.并且根据功耗的估算公式,采用不同阶数的余弦预滤波器组合的方式,将低阶余弦预滤波器往前放,高阶余弦预滤波器往后放,减小了功耗的增加.数值实验说明了这种方式减小量化噪声有明显效果,并且引起功耗的增加也不大.最后通过实验结果优化出一个配置,此配置的量化噪声有大幅度减小,而且功耗增加非常小.     

基于多相分解和曲线拟合的改进CIC抽取器

传统的CIC（Cascaded integrator comb）抽取器设计往往不能同时满足改善频响特性、降低采样率和降低功耗的要求，需采取折中的办法。本文提出了一种改进的CIC抽取器结构，用多项分解的方法降低了抽取滤波器工作的采样率，同时降低了功耗；再用曲线拟合技术改进频响特性，这种抽取器在降低采样率、减少硬件资源和改善频响特性3个方面同时得到满足，数值仿真验证了这一结论。     

积分清零与积分梳状滤波器在抽取滤波中的应用研究

抽取滤波器的设计是全数字软件接收机中的关键技术,选择合适的抽取滤波器可以使得效率和资源达到最佳的平衡.积分清零和积分梳状滤波器是两种实现简单、滤波性能较好的数字抽取滤波器.这两种滤波器在中频数字接收机中都有重要的应用.从原理上分析和研究了这两种滤波器频域响应,总结了积分梳状滤波器的设计方法.提出了两种滤波器结合应用的方法,并建立模型验证在性能方面的提高.在实际应用中,说明了两者在本质上相同但在结构上的差异,因此在应用中加以区分.通过两种滤波器在相干解调电路和同步电路中的仿真,进一步说明两种滤波器的设计和实现准则.     

高阶∑△ADC中的抽取滤波器的设计

从电路实现和降低功耗的角度出发,优化并改进了梳状滤波器结构,同时设计了 FIR 补偿滤波器对其通带衰减进行补偿,通过合理的硬件电路安排来节省面积、提高速度,最终完成了高阶∑△ADC 中的抽取滤波器的设计。经过 Matlab 仿真,该滤波器阻带衰减为-65dB,通带纹波为±0.05dB,过渡带为0.454fs～0.583fs,经过 VerilogXL 和系统验证,该滤波器完全满足∑△ADC 的系统要求。     

级联梳状积分滤波器的原理及FPGA实现

在软件无线电的下变频模块中,级联梳状积分滤波器有着重要的应用,其主要作用是信号的抽取与低通滤波.文中总结了级联梳状积分抽取滤波器的理论要点,并介绍了采用FPGA的瘟波器设计方法,给出了仿真结果,并加以分析,从而证实了设计的可靠性和可行性.     

∑-Δ微加速度计的抽取滤波器设计

设计一种数字抽取滤波器,用于∑-△微加速度计的研究。分析了抽取滤波器的实现结构;基于Matlab平台,利用Simulink的过滤器分析工具包（FDATool）,详细介绍了级联积分器梳状（CIC）滤波器和半带滤波器的设计过程,并给出它们相应的结构图;对滤波器的性能进行了仿真和分析。结果表明：抽取滤波器实现了256倍抽取,分辨率达到了20bit,该滤波器能正确再现输入加速度信号。     

用于Sigma—DeltaADC的数字抽取滤波器研究

该文提出了一种对数字抽取滤波器的参数进行自动优化设计的方案。针对降低数字抽取滤波器的面积和功耗,对确定合适的CIC抽取滤波器的级联数目和抽取因子以及半带滤波器的级联数目和阶数进行了讨论和分析。采用上述方案,实现了一个256倍的降频,输入信号采样频率为512kHz,输出信号频率为2kHz,输出信号的信噪比（SNR）为110dB的数字抽取滤波器。最后用Simulink软件进行了仿真验证。     

数字下变频中抽取滤波器的设计及FPGA实现

针对软件无线电接收机数字下变频中高速数字信号的降采样需求,利用半带滤波器及级联积分梳状滤波器,设计了一种半带滤波器前置的多级抽取滤波器架构。通过Simulink搭建系统模型验证之后,利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上实现了一种下采样率为64的抽取滤波器。Modelsim仿真结果表明,该抽取滤波器设计是有效的,达到了设计指标。     

无线通信系统数字变频算法设计与实现

数字下变频是射频拉远单元（RRU）中重要组成部分。该文研究了高倍抽取的数字下变频设计,重点分析了基于级联积分梳状滤波器、级联补偿滤波器、级联根升余弦滤波器的多级抽样频率算法。参考移动通信系统参数提出了一种基于Xilinx Spartan6系列FPGA XC6SL9-2CSG256数字下变频实现方案,实现了高速、高性能的数字下变频。完成了系统的软、硬件实现,并通过综合仿真与测试验证了系统的正确性。     

基于Simulink的数字下变频系统的设计与仿真

针对数字下变频中低通抽取滤波器通带失真大、资源消耗严重等问题,采用锐化技术和二阶多项式插值补偿滤波器设计了基于Simulink的数字下变频系统,并利用Simulink构建系统模型。仿真结果表明,该系统不仅可以达到降低信号频率和速率的目的,同时可以有效改善抽取滤波器的通带与阻带特性,并减少了系统工作量。     

基于CIC抽取滤波器的谐波分析算法

为消除非同步采样引起的频谱泄漏,提高电网信号的谐波分析精度,提出了基于级联积分梳状(CIC)抽取滤波器的谐波分析算法。在前端AD过采样的情况下,该算法采用逆向搜索的方法实现非同步采样数据的整周期截断,用基于CIC抽取滤波器变频的方法实现信号采样频率与信号基波频率同步,通过快速傅立叶变换(FFT)得到信号频谱,计算基波及各次谐波的幅值和相位。仿真实验结果及误差分析表明,相对于常规的分析方法,该算法具有较高的测量精度。该算法对于非稳态周期信号的谐波分析只需单周期采样,简单易实现,是一种有效的测量方法。     

一种改进型整数倍多相滤波器在FPGA中的应用

在现代通信系统中,到处都有数字信号处理（DSP）的应用。DSP设计人员的主要工具之一是有限脉冲响应（FIR）滤波器。为提高系统性能要求,所需要的FIR滤波器系数越多（有大量的抽头）,当然滤波器的响应也越好。由于大量的抽头增加了对逻辑资源的需求、增加了计算的复杂性,增加了功耗。在多速率信号处理系统中,特别是高倍数的抽取和...     

强震观测系统中数字抽取滤波器的实现研究

为了提高六自由度强震观测系统的集成度以及可靠性,并降低它的系统成本,用现场可编程门阵列(FPGA)芯片取代六自由度强震观测系统内的∑-Δ型A/D转换器组件中的有限冲击响应(FIR)抽取滤波器芯片CS5322。根据FPGA芯片的特点,FIR数字抽取滤波器采用分布式算法来实现,这种方法实现的基础是查找表。同时,采用部分表结构实现的分布式算法大大降低了对FPGA芯片内部系统资源的占用。用这种方法,分别设计了芯片CS5322中三级FIR抽取滤波器,并且,在1片低成本EP1C12芯片中集成了8片CS5322的功能,完成了设计目标。     

数字下变频中的FPGA高效滤波器设计

介绍了一种在FPGA上实现高效窄带有限冲击响应滤波器(FIR)的设计方法.该方法利用数字下变频抗混叠滤波器的多速率和窄带的特点,采用插值FIR滤波器(IFIR)和多相滤波器相结合的设计思路,实现了该滤波器的高效设计.     

A 65-nm low-power high-linearity Σ△ ADC for audio applications

This paper presents a low-power high linearity Σ△ analog-to-digital converter(ADC)for audio applications.By adopting low noise large output swing operational amplifiers in a 2-1 cascaded modulator,not only can the noise floor be reduced,but the input signal range can also be enlarged.A low-power,area-efficient digital decimation filter was also designed to decrease the area and the power cost.The ADC was fabricated in the SMIC 65 nm single-poly-eight-metal(1P8M)mixed-signal complementary metal-oxide-semiconductor(CMOS)process with a die area of 0.36 mm2.Measurement results showed that a 90 dB peak signal to noise plus distortion ratio(SNDR)and a 93 dB dynamic range(DR)were achieved over the 22.05 kHz audio band.The power dissipation was 2.2 mW from 1.2 V power supply,which is suitable for audio codec applications.     

Design of CIC roll-off compensation filter in a W-CDMA digital IF receiver

In a digital intermediate frequency (IF) receiver, decimation is performed to reduce the computational complexity and cascaded integrated comb (CIC) filter is used together with the decimation as an anti-aliasing filter. However, the CIC filter generates the roll-off phenomenon in the pass-band, which causes the receiving performance to be considerably degraded due to the distorted pass-band flatness of the receiving filter. In this paper, we propose a design method of the CIC roll-off compensation filter to reduce the performance degradation due to the roll-off characteristics of the CIC filter for a W-CDMA digital IF receiver. The performance of the proposed CIC roll-off compensation filter is confirmed through computer simulation in such a way that bit error rate (BER) is minimized by compensating the roll-off characteristics. In addition, the proposed method can be used in the design of a digital-to-analog (DAC) compensation filter and interpolator in the transmitter.