基于多目标自适应遗传算法的逻辑电路门级进化方法

提出一种改进的遗传算法，通过网表级编码、多目标评估和遗传参数自适应等措施，可依据多个设计目标，以较少的运算量自动生成和优化逻辑电路．在数字乘法器、偶校验器等进化设计实验中，通过比手工设计和同类方法更优的新奇设计结果展示了该方法的有效性和先进性．     

Multi-objective evolutionary design and knowledge discovery of logic circuits based on an adaptive genetic algorithm

Evolutionary design of circuits (EDC), an important branch of evolvable hardware which emphasizes circuit design, is a promising way to realize automated design of electronic circuits. In order to improve evolutionary design of logic circuits in efficiency, scalability and capability of optimization, a genetic algorithm based novel approach was developed. It employs a gate-level encoding scheme that allows flexible changes of functions and interconnections of logic cells comprised, and it adopts a multi-objective evaluation mechanism of fitness with weight-vector adaptation and circuit simulation. Besides, it features an adaptation strategy that enables crossover probability and mutation probability to vary with individuals' diversity and genetic-search process. It was validated by the experiments on arithmetic circuits especially digital multipliers, from which a few functionally correct circuits with novel structures, less gate count and higher operating speed were obtained. Some of the evolved circuits are the most efficient or largest ones (in terms of gate count or problem scale) as far as we know. Moreover, some novel and general principles have been discerned from the EDC results, which are easy to verify but difficult to dig out by human experts with existing knowledge. These results argue that the approach is promising and worthy of further research.     

数字系统单加权集下随机测试生成方法

为在不引入额外的硬件开销以下较短的测试序列获得较高的故障覆盖率，提出一种基于细胞自动机（CA）的数字集成电路加权随机测试方法。该方法利用可测性测度建立反映故障侦查代价的可测性代价函数，对此函数的寻优得到被测电路主输入处的权值，再由一维混合型CA实现了该权值下的随机序列。对标准电路的实验验证了该方法是一种有效的、且便于BIST的应用的测试生成算法。     

面向VLSI的门级单粒子效应评估技术

由于空间辐射环境充满了各类射线和高能粒子，非常容易诱发集成电路发生单粒子效应，因此有必要开发对应的评估技术，分析单粒子效应对超大规模集成电路（VLSI）的影响。以ISCAS89测试基准电路为主要研究对象，提出了一种适用于VLSI的单粒子效应评估技术，可以通过脚本自动生成仿真和测试文件，实现任意节点的故障注入，并可以在任何一种支持硬件描述语言的EDA仿真工具上进行评估。分别对使用三模冗余技术、自刷新寄存器技术加固后的电路和原始电路进行了对比评估。评估结果符合逻辑，验证了门级单粒子效应评估测试技术的有效性。通过提出的评估技术，可以快速评估电路的抗辐射能力，提高查找设计缺陷、对电路进行针对性加固的效率，对于提高集成电路的安全性和稳定性有着重要的应用价值。     

An approach to predicting dynamic power dissipation of coupled interconnect network in dynamic CMOS logic circuits

In deep submicron (DSM) integrated circuits (IC), coupling capacitors between interconnects become dominant over grounded capacitors. As a result, the dynamic power dissipation of one node is no longer only in relation to the signal on that node, and it also depends on signals on its neighbor nodes through coupling capacitors. Thus, for their limitation in dealing with ca-pacitively coupled nets, past jobs on power estimation are facing rigorous challenges and need to be ameliorated. This paper proposes and proves a simple and fast approach to predicting dynamic power dissipation of coupled interconnect networks: a coupling capacitor in dynamic CMOS logic circuits is decoupled and mapped into an equivalent cell containing an XOR gate and a grounded capacitor, and the whole circuit after mapping, consuming the same power as the original one, could be easily managed by generally-used gate-level power estimation tools. This paper also investigates the correlation coefficient method (CCM). Given the signal p     

数字电路门级并行逻辑模拟

对基于事件驱动的电路门级并行逻辑模拟算法和相应的电路划分算法进行了研究。在保守协议的基础上,模拟算法采用流水线技术避免了死锁;采用事件打包,消息队列和非阻塞通讯技术减少了消息传递开销。在聚集分解的基础上,电路划分算法对组合或时序电路都可进行非循环划分,保证流水线模拟不会出现死锁。在曙光集群上采用MPI实现了模拟算法,对ISCAS部分电路进行实验,获得了很好的加速比。最后提出采用预模拟方法的电路划分改进方案。     

基于数字孪生的Buck电路故障诊断方法

针对Buck电路故障诊断方法存在计算量大和准确率低等问题,提出了一种基于数字孪生的Buck电路故障诊断方法。首先,通过Matlab/Simulink软件平台建立Buck电路的数字孪生模型,并根据Buck电路元器件标称值设置数字孪生模型初始参数;然后,将采集的Buck电路输出电压信号及运行状态映射到数字孪生模型中,根据数字孪生模型与Buck电路的输出电压建立目标函数,并利用Levenberg-Marquart算法迭代优化目标函数,实现数字孪生模型的更新,最终实现Buck电路元器件参数估计;最后,比较数字孪生模型得到的参数估计值与Buck电路元器件标称值,若二者之差超过标称值20%,表明元器件失效,从而实现Buck电路故障诊断。实验结果表明,该方法对Buck电路元器件参数具有较高的估计精度与诊断可靠性。     

Evolutionary design of complex approximate combinational circuits

Functional approximation is one of the methods allowing designers to approximate circuits at the level of logic behavior. By introducing a suitable functional approximation, power consumption, area or delay of a circuit can be reduced if some errors are acceptable in a particular application. As the error quantification is usually based on an arithmetic error metric in existing approximation methods, these methods are primarily suitable for the approximation of arithmetic and signal processing circuits. This paper deals with the approximation of general logic (such as pattern matching circuits and complex encoders) in which no additional information is usually available to establish a suitable error metric and hence the error of approximation is expressed in terms of Hamming distance between the output values produced by a candidate approximate circuit and the accurate circuit. We propose a circuit approximation method based on Cartesian genetic programming in which gate-level circuits are internally represented using directed acyclic graphs. In order to eliminate the well-known scalability problems of evolutionary circuit design, the error of approximation is determined by binary decision diagrams. The method is analyzed in terms of computational time and quality of approximation. It is able to deliver detailed Pareto fronts showing various compromises between the area, delay and error. Results are presented for 16 circuits (with 27–50 inputs) that are too complex to be approximated by means of existing evolutionary circuit design methods.     

基于Simulink的数模混合电路仿真平台设计与实现

针对数模混合电路仿真精度与性能之间的矛盾问题和仿真工业级复杂数模混合电路时仿真工具存在主流芯片和电路模块不足问题,提出了一种粘合模式的数模混合仿真平台模型架构,基于该架构设计并实现了一种基于Simulink软件,通过嵌入数字电路和模拟电路主流仿真引擎获得充足主流芯片和电路模块支持的数模混合电路仿真平台,设计了一种结合了拓扑排序算法的仿真控制方式,实现了对工业级复杂电路进行流程化、模块化的数模混合仿真;最后通过一个能够时序上可以逻辑拆分的典型数模混合电路仿真验证了仿真平台的有效性。     

Parallel Critical Path Tracing——A Fault Simulation Algorithm for Combinational Circuits

Critical path tracing,a fault simulation method for gate-level combinational circuits,is extended to the parallel critical path tracing for functional block-level combinational circuits.If the word length of the host computer is m,then the parallel critical path tracing will be approximately m times faster than the original one.     

基于类神经网络模型的电路演化实现方法

为解决目前数字型演化硬件研究中存在的电路编码困难问题,提出一个可用矩阵形式描述组合电路的类神经网络门级电路模型,讨论在此模型上进行电路编码的具体方法.根据编码矩阵特点,对标准遗传算法进行改进,设计遗传操作算子、适应度评估方法等.通过无刷直流电动机电子换相电路的成功演化实例,验证了采用矩阵编码和改进遗传算法实现数字电路演...     

基于概率签名的硬件木马检测技术

针对集成电路芯片被植入硬件木马后带来的安全问题,提出一种基于概率签名的硬件木马检测技术。通过逻辑功能检测,采用随机算法构建芯片电路（布尔函数）的概率签名,作为唯一的识别符模板,当被测电路的签名与模板不匹配时发出告警。设计全加器和AES加密2款电路,植入常见硬件木马并进行攻击实验,对这2种电路的原始电路以及植入硬件木马后电路的概率签名是否发生改变进行理论分析与研究。采用统计学参数估计法在FPGA平台进行实验,结果表明,该概率签名技术能检测出一般规模组合逻辑电路中植入的硬件木马,置信度达到95％。     

马氏链在集成电路功耗估计中的应用

在介绍集成电路功耗的基础上，论述了RT-Level对电路的动态功耗进行分析的方法。这种方法应用随机过程中的马氏链对组合电路中的动态功耗进行分析，属于静态的分析方法，已知输入信号的统计特征和电路的逻辑功能就能够对组合电路的动态功耗进行分析。     

复杂数字电路多级在线进化技术研究

复杂数字电路的在线进化是目前演化硬件领域的难题之一.本文阐述了基于多级分解进化的复杂数字电路在线进化思想,给出了数字电路进化设计算法,分析了数字电路编码方案,研究了数字电路在线验证评估方法,设计了适应度函数,给出了数字电路在线进化设计实验系统方案.以典型数字电路为例,验证了多级分解进化方法的有效性,实验结果表明,采用多级分解进化方法可大大提高数字电路在线进化设计的速度与成功率,也有利于提高数字电路在线验证评估效率.     

数字集成电路老化故障高精度预测方法仿真

针对传统数字集成电路老化故障预测方法耗时较长、结果误差较大问题,提出一种新的数字集成电路老化故障高精度预测方法。该方法对数字集成电路中存在的信号进行滤波处理,去除噪声信号和冗余信号,分析滤波处理后数字集成电路特征,得到数字集成电路漏电流变化。在此基础上,分析数字集成电路中漏电流变化、阈值电压变化和延迟变化三者之间的关系,进而通过启发式算法完成数字集成电路老化程度的分类,实现数字集成电路老化故障的预测。实验结果表明,所提方法预测效率高、准确率高。     

基于Yosys的硬件信息流安全验证与漏洞检测

针对基于功能验证和侧信道分析的硬件安全漏洞检测方法的不足,提出了一种结合Yosys形式化验证能力和门级信息流追踪方法对集成电路设计进行安全验证和漏洞检测的方案.首先,使用Yosys对硬件电路设计进行逻辑综合,生成门级网表.其次,为电路设计中各信号的每个比特位添加污染标签,并采用二进制位粒度的污染标签传播策略为基本逻辑单元生成门级信息流模型,进而以此为基本单元构建整个电路的信息流模型.然后,描述电路设计中关键数据的机密性和完整性属性,并将其映射为Yosys可识别的安全约束.最后,结合Yosys和电路的信息流模型对电路设计的安全属性进行验证,安全验证中捕捉到违反安全属性的事件,即表明硬件设计中存在安全漏洞.实验表明,该方法能够准确检测到AES加密电路中植入的一种可满足性无关项木马.实验结果验证了该方法能够在不依赖功能验证和侧信道分析的前提下检测到安全漏洞,因而适用范围更广.     

基于演化硬件的容错系统设计技术研究

提出了一种基于演化硬件的N 模异构冗余容错系统设计方法．首先,改进了一种多目标进化算 法,利用改进的优化算法来设计多模冗余系统目标数字电路;然后,提出了多模数字电路设计的异构评价策 略,以用于N 模异构电路的优化设计;最后,将设计的异构数字电路用于组成N 模冗余容错系统,以提高容 错系统的可靠性．对单目标与多目标设计电路、同构与异构冗余电路的容错性能进行了理论分析和对比,给 出了异构电路评价方法和选择策略．以8 线—3 线编码器作为设计实例,实验结果证明了基于多目标进化设 计的异构电路所组成的容错系统具有更好的容错能力．