56 Gbps高速信号传输系统仿真验证设计

新一代高性能计算机的高速信号传输系统采用56 Gbps PAM4信号实现，传输通道跨越多块PCB板和多级连接器，信号完整性设计面临极大挑战。提出了面向全通道的56 Gbps高速信号传输系统仿真验证方案，通过板材参数校准、连接器参数测试、PCB布线模型提取，建立了更接近实际情况的复杂传输通道模型，并进行了全通道协同仿真实验。通过仿真实验与设计优化迭代，成功保障了56 Gbps PAM4高速信号的稳定可靠传输。     

高速SERDES的多板传输技术与SI仿真

随着SERDES传输速率达到10Gbps,高速PCB上的信号传输尤其是多板间传输,已经成为高速设计的实现难点。高速PCB及其要素的设计、分析、仿真,以及高速传输链路的设计优化,是多板SERDES传输实现更高速率的关键。本文对高速串行SERDES的原理和架构进行了深入分析,研究了多板传输中影响信号完整性（SI）的关键因素和建模优化方法;最后,针对实验电路板建立了多板仿真模型,对实际的SERDES差分网络进行了仿真分析。     

基于VPX总线的高速数字电路测试系统研究及应用

为解决战略预警雷达、舰载一体化等重点型号雷达中高速数字电路模块的维护能力,设计了基于VPX总线的高速数字电路自动测试系统,通过自研基于VPX总线的多功能测试模块、光纤测试模块,以及通用VPX背板,再结合通用的仪器设备构建测试系统,可兼顾多个型号雷达高速数字电路模块的测试;该系统可提供10路光纤通道,波特率最高为3.2 Gbps;16路GPIO信号,中断响应时间＜50 μs;14路Rocket IO信号,传输速率2.5 Gbps;4路*4Rapid IO信号,传输速率3.125 Gbps;研究及实测结果表明该系统可解决基于VPX总线的高速数字电路模块的测试。     

高速串行背板1OGbps信号传输性能仿真和分析

在高性能计算机系统中,10Gbps串行背板互连设计需求日益显现.作为超高频互连传输,10Gbps背板互连设计中准确仿真和有效分析其传输性能的难度越来越大.本文简要介绍10Gbps背板互连的设计难点,总结提出通道的判断标准.针对一种典型背板通道的设计进行建模和仿真,并通过S参数和传输眼图两种方式分析单通道的传输性能.同时,针对超高频信号串扰影响逐渐加大的现实,建立双通道模型,从S参数角度对近端和远端串扰进行分析,并从传输眼图的角度进行定量对比,结果表明两种分析结果能够符合一致,串扰影响完全可控.通道设计性能经测试可以满足10Gbps信号传输.     

基于VME总线的高速信号处理模块测试技术研究及应用

为解决某型号炮位侦察校射雷达中高速信号处理模块的测试,文中设计了基于VME总线的高速数字电路自动测试系统,该系统能模拟雷达工作环境,利用VME测试模块提供测试所需的光口、RapidIO等信号,测试结果通过VME主控器网口上报给系统管理平台;该系统成功应用于某型雷达高速信号处理模块的测试,可完成VME总线接口的测试;3路RapidIO信号的测试,Rapid IO信号传输速率为3.125Gbps;4路光纤通道的测试,光纤通道波特率为2Gbps;研究及实测结果表明该系统可解决基于VME总线的高速信号处理模块的测试。     

光纤并行30G

10月25日,卓联公司(Zarlink)宣布推出用于满足大规模计算和通信系统中短距离光学互连需求的623系列并行光纤模块。623系列包括12通道、8通道、4通道发射器和接收器,每通道传输速率达2.5Gbps,在100米内的总传输速率分别可达30Gbps,20Gbps和10Gbps。由于通信设备必须具备可扩展性,目前的太比特级新系统(交换机、路由     

基于机器学习方法的高速信道建模研究

随着高速信道的传输速率变快,传输长度变长,结构复杂度变高,对信道进行建模也变得复杂与艰难.将目前比较火热的机器学习方法与高速信道结合起来,提出了一个新颖的方法.利用采集的大量模拟数据,采用深度神经网络DN N与循环神经网络RN N对信道建模,模型一旦训练成功,就可以通过该仿真模型预测输出信号的眼图,快速精准地对信号完整性进行评估和分析.另外,在高速信道中,信号的严重干扰和衰减问题会限制传输距离和传输速率,给测试和信息采集带来困难.为了恢复理想信号,高速串行链路通常包含复杂的均衡摸块,采用最小均方算法LMS可以有效地消除干扰,减小误码率,提高传输速率.     

基于HFSS的差分信号回流路径设计与仿真

为满足高速电路中差分信号对信号线的低反射与高传输的设计要求，通过对差分信号线的电磁场分布与耦合情况的理论分析，提出了差分信号回流路径的一种优化方案，并给出了建模仿真的方法。运用三维电磁仿真软件HFSS通过在模型中设置参考平面、过孔相关信息等操作分别对差分信号的回流路径进行设计与仿真，利用S参数及模型电场分布分析差分信号的信号质量。仿真结果表明，本优化方案能够有效降低信号线的反射，提高信号线的传输性能与信号完整性。     

一种应用于飞行场景仿真的图像注入模块设计

飞行场景仿真测试是目标特征捕获系统研制过程的重要组成部分,针对目标特征捕获系统模拟飞行场景仿真对场景图像显示的实时性以及数据传输高速率等挑战,本文提出了一种应用于飞行场景仿真的高速图像注入模块设计方案：以FPGA为核心器件,控制USB 3.0接口与LVDS总线实现图像的高速传输,利用FPGA进行图像转换提高图像显示的实时性,并采用基于乒乓操作的双缓存结构保证数据传输的连续性。实验结果表明,该模块在实现1.4Gbps图像传输速率的同时,保证了图像显示实时性与传输正确性。     

2.5GS/s高速DAC陶瓷封装协同设计

随着超大规模集成电路向着高密度、高频方向发展,保证高速信号的可靠传输成为封装电学设计中的关键。完成了一款转换速率为2.5 GS/s的14 bit DAC陶瓷外壳封装设计,利用芯片、封装和PCB的协同设计,保证了关键差分信号路径在2.5 GHz以内插入损耗始终大于-0.8 d B,满足了高速信号的传输要求;并结合系统为中心的协同设计和仿真,对从芯片bump到PCB的整个传输路径进行了仿真和优化,有效降低了信号的传输损耗和供电系统的电源地阻抗。     

A novel design of variable-rate RS encoder for ubiquitous high performance multimedia service in Gbps transmission system

In this paper, we have first reviewed the state-of-the-art technologies related to DOCSIS 3.0 high-speed data transmission system and also looked at current trends in the next generation Gbps transmission technology, which is one of key technology for ubiquitous high performance multimedia service environments. Also, we implemented the RS encoder which was designed using VHDL and verified its operation in order to confirm our design through the ModelSim simulation analysis tool.     

PCIE信号完整性问题的分析与优化

PCI-Express是点对点的高速差分互连总线,是计算机系统上高速IO常用的总线,根据吞吐带宽的要求,可选择X1、X4、X8、X16的模式.由于PCIE2.0速率已达5Gbps,对传输线距离有一定的限制,若要实现超长距离的传输会导致信号衰减过大,在芯片接收端造成码间干扰、抖动、损耗等问题.针对工业计算机PCIE2.0...     

硅转接层高带宽存储互连通道信号完整性设计及仿真

HBM存储器由于超高的存储带宽在大数据、智能计算等领域具有广阔的应用前景.支持超细线宽的硅转接板是实现存储器与芯片间HBM信号互连的主要载体,从HBM 1.0到HBM 2E,信号速率达到3.2 Gbps,信号完整性问题不容忽视.从HBM颗粒管脚阵列结构出发,分析信号布线和线宽间距极值.建立2层信号线传输模型,提炼频域阻...     

基于FPGA 技术的多通道CRC 校验系统

CRC编码由于其简单的编码规则的在网络及存储等诸多场合得到广泛应用,随着现代存储和传输技术的发展,软件编码校验已难以满足Gbit级高速传输的需要。基于FPGA技术设计了一个采用多通道高度并行技术实现的高速循环冗余校验（CRC）系统。系统采用五个2Gbps校验通道并行工作的方式来达到10Gbps的数据吞吐率,系统实现采用VerilogHDL硬件描述语言设计,在QuartusII8.0平台上进行综合与布线,并将该处理单元封装为独立的IP核,并以Altera公司的EP2C20F484C6芯片为下载目标进行实现验证。综合结果表明,本设计可满足高速数据完整性检查的速率要求。     

差分对内偏斜对25 Gbps背板信号完整性的影响分析

数字系统设计和信号完整性工程师面对25 Gbps信号传输挑战时,必须重视差分对内偏斜这个关键问题。先介绍差分对内偏斜产生的原因,然后从时域、频域分析了差分对内偏斜对25 Gbps背板信号完整性的影响,通过基于测试的通道仿真估算25 Gbps信号传输的差分对内偏斜容限;最后,提出了减少差分对内偏斜的工程处理方法。     

一种支持多接口的高速数据采集与转储系统

为了满足高速信号数据采集与存储的准确性及数据的实时分析需求,该系统支持多接口的高速数据采集与转储功能。通过多接口转储数据对比,保证数据准确性。通过光电转换板实时透传保证数据可实时分析。经测试,可实现基于高速Aurora接口的1.25 Gbps数据采集速度,基于网口的70 Mbps的数据转储速度,以及基于光口的625 Mbps数据转储速度和基于光口的1.2 Gbps数据透传速度。     

基于FPGA的万兆以太网UDP_IP硬件协议栈设计与实现

针对传统基于软件的协议栈无法满足高速数据传输处理需求的问题,提出了一种基于硬件加速的UDP协议栈设计方案,该方案基于硬件高效并行的特点,实现了UDP/IP协议栈,满足了万兆以太网数据高带宽传输的需求通过实际测试表明,该设计最高可以达到9.32 Gbps传输速率,满足10 Gbps带宽下线速处理的需求,与传统软件实现相比,处理能力更接近理论极限。