异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。     

FIFO可靠性设计与研究

FIFO(First In First Out先进先出队列)通常用于数据的缓存和适配不同时钟域之间的相位差和频率飘移,保证数据安全可靠地传输。通过系统地分析影响同步FIFO和异步FIFO可靠性的各个重要因素,提出了具体的解决方案。重点介绍了亚稳态问题及解决方案和空满标志的产生方法。     

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少。     

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题，多时钟域设计的一个难题是如何避免亚稳态的产生，异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口，它们之间不需要互相握手，只需跟接口FIFO模块进行交互就可以了，使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的，采用VHDL语言设计，通过对设计进行简单的修改，即可用于各种不同的系统的设计，经过充分测试和优化，该异步FIF0运行稳定，占用FPGA内部资源也非常少。     

一种高可靠性高速可编程异步FIFO的设计

基于一款国产FPGA芯片的研发,提出了一种具有高可靠性、高速及可编程性的异步FIFO电路结构。通过增加近空满示警阈值和近空满状态位的方式用以提高异步FIFO的可编程性,同时内部通过使用格雷码指针进行比较的结构用以提高电路的可靠性。并在此基础上,提出了一种新的空满判断标准,使系统速度和逻辑利用率得到了进一步的提升。基于UMC 28 nm标准CMOS工艺,采用全定制方法进行电路设计。仿真结果表明,提出的异步FIFO在1 V的标准电压下,最高工作频率为666.6 MHz,平均功耗为7.1 mW。     

基于指示信号方式实现跨时钟域数据传输的方法

随着片上系统(SoC)技术的发展,芯片内各个模块交流频繁。异步系统因功耗低、速度提升潜力大和抗干扰能力强而备受青睐,但是异步电路设计复杂,数据的跨时钟域传输是亟需解决的问题。国际上目前最流行的方式是FIFO,但随着SoC复杂度的提升,一个系统上集成上百个模块,利用FIFO将会占用大量的资源,产生很大的功耗。通过分析异步传输的特点,提出一种使用指示信号来实现跨时钟域数据传输的方法,该方法与FIFO相比,在性能不减的情况下大大降低了功耗及其复杂度。利用Verilog对两个模块(CPU和FPGA)的跨时钟域数据传输进行设计仿真,通过Xilinx公司的Vivado硬件验证了其可行性。最后通过与FIFO方式的设计进行对比,说明该方法比FIFO具有更好的应用价值。     

Camera Link接口的异步FIFO设计与实现

介绍了异步FIFO在Camera Link接口中的应用,将Camera Link接口中的帧有效信号FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点,解决了异步FIFO设计中存在的两个关键问题:一是尽量降低电路中亚稳态的出现概率;二是如何产生空、满等相应的控制信号。为Camera Link接口提供了稳定的视频数据及控制信号。     

高速异步FIFO的设计与实现

本文主要研究了用FPGA芯片内部的EBRSRAM来实现异步FIFO设计方案,重点阐述了异步FIFO的标志信号--空/满状态的设计思路,并且用VHDL语言实现,最后进行了仿真验证.     

FPGA异步FIFO设计中的问题与解决办法

通过分析异步FIFO的基本结构和工作原理,以降低亚稳态的出现频率、充分利用异步FIFO的内存资源为主要目的,提出一种在FPGA内部实现的异步FIFO设计方法。本文在传统设计的基础上提出一种新颖的电路结构来准确判断空／满标志位的产生,即检测加计数器的方法;并用QuartusⅡ对其进行仿真,得到了比较好的性能。     

一种基于音频解嵌的异步FIFO设计及FPGA实现

介绍了一种针对音频解嵌中的音频帧输出而采用的特定异步FIFO的设计.重点阐述了针对这一特定情况需要考虑到的FIFO深度及读写指针复位控制以及利用读写地址格雷码对FIFO的空、满标志信号的产生电路进行逻辑设计,用Verilog HDL硬件描述语言对电路进行RTL级设计,并使用Modelsim进行功能仿真,最后通过FPGA进行验证.     

一种新型的FPGA实现RS422串口通信方法

在FPGA实现RS422串口通信的常用方法中经常遇到诸多问题,如FIFO深度读取不正确、FIFO写数据端口与读数据端口时序竞争、多个模块间信号延时导致FPGA亚稳态等问题,因此设计了一种新型的RS422串口通信实现方法;该方法通过利用寄存器数组作为循环缓存代替FIFO,利用计数器代替传统的波特率产生模块,把常用方法中的多个模块整合成一个模块,只采用一个主时钟,所有寄存器的时钟输入端共享一个时钟,对FPGA逻辑与时序进行了有效约束,避免了FPGA中亚稳态产生;试验结果表明该方法实现的RS422串口通信高速、可靠、稳定,并且利用FPGA实现RS422串口通信,可使整个系统更为灵活、紧凑,减小整个电路的体积,提高系统的可靠性和稳定性。     

井下声波数据压缩系统中FIFO深度的研究

在现代井下声波数据实时无损压缩系统中,广泛采用异步FIFO来解决模块间异步时钟域同步的问题。为了在提高系统工作效率的同时节省硬件资源,FIFO深度选取问题就更加突出。提出了一种基于随机服务系统理论的异步FIFO模型,同时结合压缩系统中哈希桶深的概率分布特性,计算出了异~FIFO深度,从而为实时硬件压缩系统的时序设计提供了理论支撑。     

Design and verification of an efficient WISHBONE-based network interface for network on chip

In this paper, a generic asynchronous First In First Out (FIFO) based WISHBONE compatible plug and play Network Interface (NI) for Network on Chip (NoC) is designed and verified. Four different types of encoded asynchronous FIFOs namely binary, Gray, one-hot and Johnson are designed and analyzed. It is found that Gray-code asynchronous FIFO is the best to handle the asynchronous clock domain issues in NI. The control signals of the WISHBONE bus wrappers from/to asynchronous FIFOs and packing/unpacking modules are asserted concurrently at the same rising edge of the respective router and IP clocks to reduce the latency. The same NI has been utilized for transferring data between synchronous as well as asynchronous clock domains irrespective of clock frequency and phase differences. The proposed NI ensures the seamless high data throughput between the routers and IP cores with minimal latency, higher throughput, higher speed and utilized lesser area compared to the existing design.     

基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(MIG)实现FPGA与DDR2的存储器接口,并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理,并设计了专门的测试模块。     

缓冲区结构效率分析

I/O设备与CPU的速度不匹配,制约了计算机系统性能的进一步提高。为此,根据计算机体系结构,对缓冲区结构的效率进行分析,使用EDA计算机辅助设计软件QuartusII设计异步双时钟FIFO缓冲区,并对其进行仿真验证及数据记录,通过对数据的分析,证明系统整体效率与FIFO效率密切相关,只有实现FIFO效率的最大化,才能使系统整体效率最大化,同时FIFO效率最大化也只能在完成系统效率最大化的过程中得以实现。     

基于DSP的遥测数据压缩系统硬件电路的实现

主要介绍了一种基于DSP的数据压缩系统的硬件电路的实现过程,文章把整个硬件系统分成2个模块来介绍:数据采集模块以及DSP解算模块.数据采集模块采集前端信号在CPLD的控制下经过AD和FIFO把数据写入DSP解算模块,DSP接收到信号后,把数据进行压缩.每个模块从核心器件的选择、硬件电路的总体设计方案以及实现过程进行了介绍.实验表明该方案是行之有效的.     

基于FPGA的异步FIFO设计

在现代集成电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FP-GA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

一种并行异步FIFO控制算法设计

在多种电子系统设计中,不同时钟域之间的数据传递问题往往给设计者带来严重的设计瓶颈,而采用FIFO电路可以有效的解决这一问题。因此提出了一种工作速度高、可靠性好和设计简单灵活的并行异步FIFO控制算法。把FIFO控制算法分为两部分:写FIFO控制算法和读FIFO控制算法,分别做了详细的分析和讨论。测试结果表明该算法工作原理简单,性能稳定可靠。