基于超大规模FPGA的FFT设计与实现

在宽带数字接收机中,需要对数字检波输出的信号流进行实时FFT运算。提出了一种用于宽带数字接收机的基于Xilinx的Virtex-IV芯片的高速FFT的设计与实现方法,采用了多级串行流水线结构及优化的数据存取方式,设计出用单片FPGA实现了2048点实数的FFT方案。其完成2048点FFT的时间约为4.57μs,能很好地满足系统处理的实时性要求,在工程实践中有很大的应用前景。     

基于交错透传的宽带数字多波束形成技术

宽带数字多波束形成技术导致了海量数据传输与多波束数据计算的双重压力,因此该技术对现场可编程门阵列（FPGA,Field Programmable Gate Array）的高速接口、计算资源要求极高;若多通道宽带多波束集中做加权、求和运算,则FPGA资源严重不足;针对该问题,文中提出了一种基于交错透传的宽带数字多波束形成技术,采用逐层逐级分解的方式进行数据合成处理,解决了宽带多波束合成运算时,FPGA资源不够用的难题;文中详细描述了宽带信号的高速数据采集、海量数据的高效传输以及宽带采集产生的大容量数据的多波束合成算法,最后通过测试16通道、瞬时带宽1GHz的宽带输入信号,经过数据采集、传输、数据加权、求和之后形成8个波束;测试数据所形成的波形图与预期波束指向一致,验证了该技术的正确性和有效性,具有较强的工程应用推广价值。     

基于FPGA的宽带多普勒测速声纳数字系统的设计与实现

针对多普勒测速声纳的高精度要求,采用宽带发射信号和相控阵波束形成技术,并利用FPGA在数据处理方面高速、并行、实时的特点,在以Altera StratixII EP2S60F484I4 FPGA为核心的系统上设计了宽带多普勒测速声纳数字系统,实现了采样控制及带通滤波、波束形成、相关运算等信号处理算法。测试结果显示,宽带信号能够更好地满足声纳系统高精度要求。     

多波束视频信号模拟器的设计

为模拟雷达回波信号,验证波束形成情况,研究了雷达视频信号模拟器的体系结构、功能,给出了一种可实时模拟多路目标回波的雷达信号模拟器的实现方案。重点介绍了系统的硬件电路及其实现,叙述了多波束模拟的原理。该模拟器应用了DDS(直接式数字合成)和FPGA(现场可编程门阵列)等技术,具有较好的灵活性和通用性。可完成多波束视频信号产生的要求。     

基于RapidIO的宽带实时频谱分析

研究了宽带实时频谱分析技术的实现方法,详述了硬件实现的两项关键技术:采用RapidIO互连技术解决了高速数据传输和大容量的数据缓存;采用并行流水线结构的实时信号处理器实现了有限硬件资源及处理能力下的实时高精度频谱分析。经测试,系统能够实现分析带宽80 MHz、捕获数据容量为512 MB的高精度实时频谱分析,主要性能指标接近国外最新仪器的水平,并已在部分型号的雷达和通信设备中得到了应用。     

基于OpenCL的数字相控阵雷达干扰模拟

针对现代战争复杂电磁环境以及数字相控阵雷达干扰信号生成数据量大、多波束等难点,利用图形处理器（GPU）带宽高,运算能力强的特点,使用OpenCL异构编程框架实现数据级并行策略,设计了基于OpenCL的五种典型数字干扰并行算法。算法根据GPU的读写机制进行优化设计,充分发掘了现有GPU的并行计算能力。实验结果表明：基于GPU的数据并行计算程序与中央处理器（CPU）平台相比较,加速比最大可达3.25,提高了相关雷达回波模拟设备的速度,基本满足数字相控阵雷达信号处理的实时性要求。     

频域宽带阵列波束形成技术优化设计

为提高宽带相控阵系统的波束合成性能,该文针对宽带相控阵系统中的延时补偿问题,采用频域宽带阵列波束形成的方法,分析了宽带相控阵中应用交叠FFT进行时延补偿的原理和误差造成的原因;基于一个接收信号带宽为600MHz的64阵元的宽带相控阵系统,研究了子阵规模、FFT点数、交叠率、位宽、采样率等交叠FFT参数对延时精度、信号保真度和波束性能的影响,在满足工程应用的要求的同时对频域宽带阵列波束合成技术进行了优化;经研究确定子阵规模不超过9个天线阵元、FFT点数不小于512、交叠率不小于1/16、位宽不小于采用12bit时可以达到指标的要求,为交叠FFT方法应用在实际工程中提供了依据与参考,并使其工程实现复杂度降低。     

雷达电子战系统分布式仿真时间管理研究

主要目的是研究和实现高层体系结构(HLA)时间管理这一核心接口在雷达电子战仿真系统中的具体应用,从而提出雷达电子战仿真由单系统平台向基于HLA分布式平台转变的仿真方法.主要方法是通过对高层体系结构时间管理服务内容和算法的研究,并结合雷达电子战各仿真实体,尤其是相控阵雷达波束调度流程的实际特点,提出时间管理策略、时间推进机制等接口内容的具体实现.结合某防空武器系统给出了具体的仿真时间推进结果,从中可以得出结论,基于高层体系结构构建的雷达电子战分布式仿真系统的运行效率要优于单系统仿真.     

基于FPGA的新型浮点FFT处理器设计

针对现有FFT算法结构复杂、难以并行扩展的问题,提出了一种改进的FFT算法,在此基础上设计了一种基于浮点运算的FFT处理器,并进行了仿真验证。结果表明,新算法大大简化了系统结构,减少了系统的硬件开销,非常容易并行实现,且显著提高了运算效率,完成一次N点的FFT运算只需要N/2个时钟,完全满足实时信号处理的要求。     

基于FPGA的通用FFT处理器的设计

介绍了一种通用的可以在低端或是高端的FPGA上实现N（N=2M,M=2,3,4…）点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。     

基于DSP的实数FFT算法研究与实现

介绍了一种实数快速傅里叶变换(FFT)的设计原理及实现方法,利用输入序列的对称性,将2N点的实数FFT计算转化为N点复数FFT计算,然后将FFT的N点复数输出序列进行适当的运算组合,获得原实数输入的2N点FFT复数输出序列,使FFT的运算量减少了近一半,很大程度上减少了系统的运算时间,解决了信号处理系统要求实时处理与傅里叶变换运算量大之间的矛盾．同时,给出了在TMS320VC5402 DSP上实现实数FFT的软件设计,并比较了执行16,32,64,128,256,512,1024点实数FFT程序代码与相同点数复数FFT的程序代码运行时间．经过实验验证,各项指标均达到了设计要求．     

基于UHF传感器与以太网的GIS局部放电监测系统设计

针对传统局部放电监测采样率低、信号易受干扰、不利于实时监测,而超高频（ UHF）传感器进行局放监测因设备通信速度慢、无法故障录波的问题,设计了一种基于UHF传感器与以太网的气体绝缘开关设备（ GIS）局部放电监测系统。该系统由一个主控采集系统和若干个传感器模块组成,传感器模块获取局部放电产生的UHF电磁波信号0.3～2 GHz,通过对数检波电路降频至2～10 MHz;主控采集系统采集该信号,通过SDRAM缓存后经以太网发送至变电站管理员,实现对GIS局部放电高速实时在线监测。测试实验结果表明：该系统功能强,速度高,工作稳定,监测范围广,当局部放电发生时,系统能实时发送报警信号,并可提供故障信号波形用以故障分析。10/100 M以太网通信实际速度可达500 kB/s,比传统的RS—485通信速度提高90倍以上。     

便携式谐波监测系统设计

为实现对外场设备中电源谐波的快速准确监测,提出了一种基于Labwindows/CVI的通用谐波监测系统设计方案。系统采用便携式工控机作为硬件平台,软件采用Labwindows/CVI软件作为开发平台,用来实现数据的采集、分析与处理等功能,并将小波补偿的加窗插值F F T算法用于进行谐波分析,提高了谐波分析精度。     

基于大点数FFT的OFDM系统调制解调实现

在实际应用的OFDM系统中,实现在高速信号传输中数据的FFT处理尤为重要。研究OFDM系统在N很大的情况时的调制解调的实现,以N=4096点为例,提出一种大点数FFT硬件实现的设计思想,并通过Matlab仿真验证可行性。     

一种在多核嵌入式平台上实现FFT的快速并行算法

快速傅利叶变换（fast Fourier transform,FFT）算法是对实时数字信号进行快速分析处理的一个基本方法。针对多核嵌入式实时环境下并行FFT算法进行了研究,以有效提高实时信号处理的速度。提出了一种新的静态多项式FFT算法,充分利用静态多项式奇偶项的不同特点直接代入数据计算,免去了层层迭代的计算过程,减少了运算过程中的通信提高并行性能。对该算法思想本文在理论进行了严密论证,通过嵌入式实时平台上运行测试和仿真实验,证实了在数据分段较短的约束条件下,该多项式静态算法较经典的FFT并行算法在时间复杂度上有一定优势。本文结论:多项式静态FFT算法能够有效提高并行FFT运行速度。     

Realtime digital signal processing system using a parallel processing architecture

A low cost, high-speed, general-purpose ditigal signal processing system was constructed using the TMS32010 digital signal processor. The system was designed with simplicity, compactness, flexibility and expandibility in mind. A parallel processing architecture was adopted to achieve realtime performance. Four processors were used in the prototype system, but this can be expanded easily. Interprocessor data transfer and communications with the host computer are facilitated via a single common bus and a bank of shared memory. A one-dimensional digital FIR filter and a realtime FFT program were used to evaluate the performance of the system. In addition, a realtime spectrogram was implemented as an application example.     

Design of digital signal processor based adaptive beamformer using hybrid residual least mean square algorithm for improved performance

This paper proposes a novel hybrid residual least mean square (HRLMS) algorithm for adaptive filtering followed by an antenna beamformer using 16‐element linear array. The hybridization process involves a switching between the residual‐LMS (RLMS) and the conventional‐LMS (CLMS) algorithms after the eighth iteration, if the square errors for four consecutive iterations are less than a threshold. The novelty of HRLMS lies in estimating best step size factor through residuals for speedy convergence followed by the CLMS switching for minimum steady state error (SSE). The novelty also includes in realizing a real‐time antenna beamformer with significant sidelobe level (SLL) reduction and improved interference nulling by integration of HRLMS and space selective digital filter (SSDF). The adaptive filter and smart beamformer, based on HRLMS and HRLMS‐SSDF have been implemented on TMS320VC5416 digital signal processor. The comparative performance evaluation of HRLMS has been done for convergence speed, SSE, interference nulling and SLL reduction with the existing variable step size LMS (VSSLMS) algorithms. The iteration count for convergence has been reduced by about 50% with paltry additional computational burden over the other VSSLMS algorithms. The HRLMS‐SSDF provide attenuations of about 76, 33, and >50 dB, respectively for interfering signals, first SLL and higher order SLLs of beamformer.     

基于FPGA的医学超声成像数字波束合成器设计

在介绍数字波束形成原理的基础上,设计了一种以FPGA为核心芯片的新的数字波束合成器;该芯片可根据每个回波脉冲到达其对应阵元的时刻采用程序动态地调整合成波束的焦点和各回波信号的加权因子,实现回波信号的动态聚焦和动态变迹;对于波束合成过程中各阵元所需的接收延迟时间、聚焦延迟时间以及加权因子的存储采用软件方式为每个阵元单独设置一个专用ROM,以简化电路结构并提高系统的处理速度;仿真结果表明,与采用模拟聚焦和幅度变迹的方法相比,新方法的延时精度提高了80%,同时能更好地抑制波束旁瓣,有利于提高医学超声成像系统的图像质量。