基于规则的寄存器传输级ALU工艺映射算法的研究

提出寄存器传输级工艺映射（RTLM）算法，该算法支持使用高层次综合和设计再利用的现代VLSI设计方法学，允许复杂的RT级组件，尤其是算术逻辑单元（ALU）在设计中重用，该映射算法使用目标ALU组件来实现源ALU组件，映射规则通过表格的方式给出，此算法对于规则结构的数据通路特别有效，应用k阶贪婪算法的实验结果表明，RTLM在高层次综合中对数据通路组件再利用是一种有效的方法。     

用Verilog HDL进行可综合RTL设计概述

Verilog HDL是一种很流行的硬件描述语言,不仅用于可综合RTL描述,包括组合逻辑描述和时序逻辑描述,还可用于层次化设计,广泛应用于集成电路设计领域.在使用过程中,为了约束RTL设计工程师的行为,还行成了RTL代码风格.     

VHDL顺序语句的元件划分及其抽象电路结构的生成

讨论了RTL级VHDL顺序语句的语法、语义规则，以及功能元件、存储元件、通路元件的VHDL顺序语句的造型；并以if，case和赋值语句为核心，详细说明了if，case和赋值语句的语句结构树的生成算法，以及基于该语句结构树的VHDL顺序语句格式判别、元件划分算法和抽象电路结构的生成及其初步优化的算法．     

RTL综合中VHDL算术操作符的综合

寄存器传输级（RTL）综合实现人RTL行为描述到门级级结构描述的转换，是目前EDA设计行业的主流设计方法，算术操作符是RTL综合中难于综合的一类操作符，文中详细解释了IEEE制定的有关算术操作符的各种限制，并对部分算术操作符的限制阐述了自己的观点；分析了各算术操作符的实现方案，并基于电路面积、电路速度，确定了适合RTL综合的实现方案；最后，给出在自己开发的RTL综合工具中进行的算术操作符综合测试，测试表明，所用的各种算术操作符实现方案具有良好的可行性和有效性。     

基于谓词时序逻辑的恶意代码行为描述及检测

基于行为的判别已成为恶意代码检测技术研究的主流方向,现有方法容易受到拟态攻击或影子攻击的影响.针对这些问题,提出了一种全新的使用谓词时序逻辑描述恶意代码行为的方法,该方法能够同时刻画一组函数调用之间的逻辑组合、时序、参数依赖和主客体关联等关系,因此能更准确细致地描述恶意代码行为.在此基础上,提出了相应的恶意行为检测算法,通过实例测试验证了该方法的有效性.     

RTL综合中基本时序逻辑元件的综合方法研究

锁存器与触发器的综合是RTL综合中时序逻辑综合子系统的主要研究问题之一，不同的RTL时序电路描述综合出的元件各不朴同。文中从VHDL语言的RTL描述特征手术，研究了RTL综合中锁存器与触发器的综合方法，阐述了采用锁存器及触发器的各种不同情况，同时说明如何才能正确地区分锁存器及触发器，文章最后的实验结果验证了该方法。     

高层次综合

高层次综合清华大学电子工程系微波与数字通信国家重点实验室（１０００８４）李德新周祖成高层次综合是将电路设计规范的行为级描述在一定的约束条件下转化为电路结构描述的方法和过程。高层次综合又称为行为级综合、算法级综合等。其高层次是相对逻辑级、寄存器传输级而...     

用STATECAD快速设计有限状态机

有限状态机设计的关键是如何把一个实际的时序逻辑关系抽象成一个时序逻辑函数,传统的电路图输入法通过直接设计寄存器组来实现各个状态之间的转换,而用硬件描述语言来描述有限状态机,往往是通过充分发挥硬件描述语言的抽象建模能力,通过对系统在系统级或寄存器传输级进行描述来建立有限状态机。随着EDA工具的快速发展,通过CAD快速设计有限状态机自动化成为可能。     

VHDL语言在寄存器描述中两个局限性的探讨

通过VHDL编程中对寄存器RTL描述限制的深入分析和探讨，提出了利用一个扫描控制信号来完成对多个寄存器描述的间接描述方法，即在扫描时钟信号的边沿监测下，输入信号和在前一周期边沿接收的输入信号比较，若不相等，则说明此时输入信号发生了一个边沿事件，即可等效为寄存器的描述，并给出了具体语句。通过实例证明，该方法克服了对寄存器描述的限制，具有一定的创新性、实用性和推广价值。     

基于SystemC的寄存器传输级编程方法探讨

寄存器传输级建模在数字电路设计、仿真,验证过程中应用广泛.在介绍使用SystemC进行数字电路设计的优势后,详细阐述了基于SystemC的RTL设计方法.随后针对RTL设计需要较深的专业知识、代码复用率低、验证困难等问题,分析了一种计算模型--有限状态机的基本原理,并在此基础上提出了面向状态的RTL编程解决方案.两种不同方法均以通用移位寄存器的建模为例.最终通过对比仿真,展示了使用面向状态方法编程在寄存器传输级设计过程中的一系列优点.     

基于组合逻辑最小化技术的时序逻辑综合方法

介绍一种以组合逻辑最小化工具为基础，提出按满足压缩状态表约束关系进行状态分配的新思想，通过一系列的转换，可完成从描述时序逻辑的原始状态表到满足该状态表状态转换要求的由ＰＬＡ作为组合逻辑部件的时序逻辑电路的转换。由于该时序逻辑综合新方法在处理过程中要涉及解大型覆盖表的问题，为此提出满足压缩状态表约束关系的状态分配的简化算法。文中用一些实例说明简化算法的具体运算过程。结果表明简化算法可导出满足原始状态表的较简化的时序逻辑表达式。     

一种基于多值逻辑的开放式逻辑软件设计方法

在工业控制系统中，将对逻辑测控过程的表述抽象成象值逻辑是一种准确而又便利的方法，同时，测控过程的多样性又使传统的利用程序设计语言中逻辑语句的软件设计方法很难适应对开放性的要求，本文提出一种适合多值逻辑处理的数据结构和代数系统，并以此为基础，构造逻辑描述式，实现组合多值逻辑和时序多值逻辑的开放式设计。     

关系运算的综合及其优化方法研究

文中较全面地研究了ＶＨＬＤ等述语言中关系运算的综合及其优化方法，提出了根据关系运算在描述中的不同情开以不同综合方法的策略。     

多路选择器树形结构网络的最小化设计

本文讨论组合函数的分解，给出组合函数利用多路选择器通用逻辑模块实现时，获得最小或接近最小树形结构网络的设计方法。该方法容易实现多路选择器网络的自动综合。     

组合逻辑电路的逻辑级数优化

本文讨论了基于逻辑级数极化小的布尔孙数因子分解，提出了基于Ｌａｗｌｅｒ分割算法及子逻辑结构变换的组合逻辑电路的逻辑级数优化方法。     

A Method for Minimization Design of Two-Level Logic Networks Using Multiplexer Universal Logic Modules

A decomposition approach of the combinational functions is discussed.A design method,by which the minimization or near minimization of two-level combinational network can be obtained,is presented for a combinational function realized by using multiplexer universal logic modules.Using the method,the automated synthesis of the combinational functions can be accomplished on a computer.