ASIC逻辑综合中重定时序

本文针对在ＡＳＩＣ逻辑综合结构级优化中，去除冗余逻辑结构后，组合逻辑电路上可能出现的时间延迟不一致现象，导致时序混乱，使时序正常操作的限定条件不满足，这就需要重新安排和分配时序。本文分析组合逻辑电路的结构，提出了调整方法，应用二阶段线性规划方法求出最优解，为ＡＳＩＣ逻辑综合中时序的正常化提供了最佳方案。     

一种基于合并思想的DFA最小化算法

在深入研究状态等价的充分条件的基础上．借鉴时序逻辑门电路中原始状态表化简的方法．给出基于合并思想的适用于任何DFA的最小化算法——隐含表法。     

组合逻辑函数在PLC控制系统设计中的应用

介绍组合逻辑函数在ＰＬＣ控制系统设计中的应用。引入输入信号状态表和控制对象动作节拍表的概念，给出状态特征码和控制函数，并简述了ＰＬＣ控制系统的程序编制。     

基于重定时的时序逻辑优化策略

提出了一种去除同步时序电路中冗余逻辑的方法．针对时序冗余难于识别的问题,这种方法引入重定时技术,将电路中的时序冗余转换为冗余的组合逻辑,然后利用已有的比较成熟的组合逻辑优化工具将具去除．这样避免了提取电路的状态表及电路状态空间的遍历,从而能够大大降低时序电路冗余识别和支除的复杂度．将相关算法应用于ＩＳＡＳ’８９基准电路集,结果验证了其有效性。     

组合逻辑函数在PLC控制系统设计中的应用

介绍组合逻辑函数在PLC控制系统设计中的应用。引入输入信号状态表和控制对象动作节拍表的概念，给出状态特征码和控制函数，并简述了PLC控制系统的程序编制。     

采用动作时序逻辑的Web服务组合方法

基于有限状态自动机理论,将Web服务建模成一个有限状态自动机。针对网络服务描述语言(WSDL)在服务行为描述方面的缺陷对其进行扩展,提出了从扩展的WSDL到动作时序逻辑(TLA)语言的转换算法,从而可以用TLA对服务行为进行形式化描述和规范,为描述Web服务提供了一个新的方法。讨论了在动作时序逻辑中,服务组合时各组件服务的有限状态自动机的组合方式,以及伴随着服务组合,单个服务的TLA规范如何组合以形成复合服务的TLA规范的问题,并在此基础上,提出了实现TLA规范正确组合的算法思想。     

时间区间时序逻辑的判定性与表达能力

模型检测技术在实时系统验证中被广泛使用。离散时间区间时序逻辑满足性是可判定的,因而也是可模型检测的。连续时间域时间区间时序逻辑是否可模型检测,则并不清楚。约束时间域到非负实数,证明了其可满足性是不可判定的,但存在该逻辑的可判定子集,并发现了这样的子集。由于模型检测问题可归约为时序逻辑满足性判定问题,因此结果表明,时间区间时序逻辑不可模型检测,但其可判定子集可模型检测。     

基于时序描述逻辑的UML状态图语义

将UML图形转换成形式化规范是一种精确UML语义、扩大形式化软件方法适用范围的有效途径。鉴于描述逻辑强的可判定推理能力,提出一种采用时序描述逻辑形式化UML状态图,对描述逻辑进行时序扩展,得到可以表示动态和时序语义的形式化规范——时序描述逻辑,给出一套UML状态图向时序描述逻辑表达式转换的规则,通过实例验证了该方法的可行性。     

服务组合中基于线性逻辑的消息语义匹配

介绍一种自动服务组合模型服务消息语义化匹配验证的方法。该方法先从服务描述中提取服务消息模型和服务行为模型,后将服务行为模型转换为形式化的有限状态自动机。根据有限状态自动机中的服务接口可以转化为本体概念,服务行为可以转换为线性逻辑表达式描述,使用线性逻辑的演绎方法对服务消息的匹配性和可满足性进行验证。同时,对线性逻辑的演绎定理进行适当扩展以适应服务组合的需要。     

一种基于启发式轮廓表的逻辑强化学习方法

强化学习通过试错与环境交互获得策略的改进,其自学习和在线学习的特点使其成为机器学习研究的一个重要分支.针对强化学习一直被"维数灾"问题所困扰的问题,提出在关系强化学习的基础上,引入启发式轮廓表的方法,采用含轮廓表的一阶谓词表示状态、活动和Q-函数,充分发挥Prolog表的优势,将逻辑谓词规则与强化学习相结合,形成一种新的逻辑强化学习方法--CCLORRL,并对其收敛性进行了证明.该方法使用轮廓形状谓词产生形状状态表,大幅度地减少状态空间;利用启发式规则指导动作的选择,减少了样本中不存在状态选择的盲目性.CCLORRL算法应用于俄罗斯方块中,实验表明,该方法是比较高效的.     

一种基于多值逻辑的开放式逻辑软件设计方法

在工业控制系统中，将对逻辑测控过程的表述抽象成象值逻辑是一种准确而又便利的方法，同时，测控过程的多样性又使传统的利用程序设计语言中逻辑语句的软件设计方法很难适应对开放性的要求，本文提出一种适合多值逻辑处理的数据结构和代数系统，并以此为基础，构造逻辑描述式，实现组合多值逻辑和时序多值逻辑的开放式设计。     

一个基于布尔方程的简化组合逻辑设计的分解方法

本文提出了简化组合逻辑设计的布尔方程分解方法，是将Ｆ（ｘ１，ｘ２，．．．ｘｎ）＝１的组合逻辑设计转化为Ｆ（ｘ１，ｘ２，．．．ｘｎ）＝０的组合逻辑设计问题，然后将Ｆ（ｘ１，ｘ２，．．．，ｘｎ）＝０转化为与其等价的布尔方程组，对得到的布尔方程组用“异或”逻辑实现，从而获得极为简化的组合逻辑设计，最后我们给出了解布尔方程的程序设计框图。     

下三角矩阵神经网络逻辑电路的设计

由于人工神经网络的卓越优点，为制造超高速，高可靠和可编程的数字集成电路提供了新途径，具有下三角形连接矩阵的Ｈｏｐｆｉｅｌｄ模型在同一输入下仅有唯一的平衡点。本文将讨论基于这种网络模型的组合逻辑电路的逻辑设计方法，以最小化神经元个数为目标的启发式优化算法及权电阻网络参数的计算方法。     

RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

基于结构的多级逻辑优化

本文提出一个基于结构的多级逻辑优化算法ＭＬＯＢＬＳ，多级组合逻辑网络的优化通过分析名逻辑门的可替代函数，并用简单的替代函数作替代变换完成。算法ＭＬＯＢＬＳ具有良好的逻辑结构重构能力，能得到近似最优的多级逻辑结构。整个优化过程在多级逻辑结构上直接进行，其时／空复杂性较少依赖于多级逻辑结构的基本输入／输出数目。／     

组合逻辑电路的逻辑级数优化

本文讨论了基于逻辑级数极化小的布尔孙数因子分解，提出了基于Ｌａｗｌｅｒ分割算法及子逻辑结构变换的组合逻辑电路的逻辑级数优化方法。     

多路选择器树形结构网络的最小化设计

本文讨论组合函数的分解，给出组合函数利用多路选择器通用逻辑模块实现时，获得最小或接近最小树形结构网络的设计方法。该方法容易实现多路选择器网络的自动综合。     

用于高速逻辑电路优化的改进Retiming算法

时序重排是一种同步时序电路性能优化的重要方法,文中提出了一种改进时序重排算法,使时序重排可以更有效地与其经组合优化算法结合起来,共同提高同步时序电路的速度,在各种不同的测试电路上得到的实验结果显示,这种算法在与其它组合优化方法的结合上,较以往的时序重排算法有很大的改进。     

单输出组合网络的TLU FPGA的逻辑映射

基于真值表结构的ＦＰＧＡ，即ＴＬＵＦＰＧＡ是一种颇具代表性的ＦＰＧＡ结构。在本文中作者针对单输出组合网络，提出并实现了对面积和延迟进行折衷考虑的ＴＬＵＦＰＧＡ的逻辑映射算法，它综合了面积驱动的Ｃｈｏｒｒｌｅ－ｃｒｆ及延迟驱动的Ｃｈｏｒｔｌｅ－ｄ的的优点。     

基于连续逻辑的多值同步时序电路模块设计

本文对多值时序逻辑电路提出了一种新的设计思想:以连续逻辑中不同的逻辑电平来表示时序机状态集中的不同状态及其他参数集中的不同元素;以电容及其旁路MOS管代替触发器实现信号的暂存和抹除.由于取消了传统的以一个二进制码代表一种状态的方法,使设计过程大大简化,可以使用多值时序电路的通用模块.实现不同的时序函数只需改变模块中某几个接点,所以设计、制造和使用都很方便.