R-RS:一种面向E级计算的内存可靠性增强技术

存储器可靠性问题是构建E级计算系统的关键挑战之一.存储器故障占计算机系统硬件故障的40%以上,随着存储器数量增加、存储器密度扩展和接口速率提升,E级计算机中存储器和访存传输通路的可靠性问题将会愈发严峻,传统的SEC-DED汉明码的纠检错能力难以满足E级系统高可靠性的需求.RS码是一种纠错能力很强的多项式编码,可实现Chipkill技术,然而,可纠多符号错的RS码的译码电路复杂,直接应用于存储器领域较为困难.本文提出了一种基于RS码和重传机制的内存可靠性增强技术——R-RS(Retransmission-RS),通过精心挑选本原多项式和校验矩阵设计了具有低硬件实现开销的RS编码,并通过精细化电路设计实现了并行高效低延迟译码,提出了基于窗口保序的重传机制对传输链路上的偶发故障所致错误进行重传,R-RS可纠正4个8位符号错,能够有效应对传输链路和存储器内部的随机单比特错、突发错以及传输链路偶发错误.R-RS的冗余存储开销为12.5%,性能开销是额外的1拍译码延迟,其面积仅占整个存储控制器的3.5%,与同类别的E-ECC方案相比,其纠正双颗粒、三颗粒突发错的能力分别提升了83.3%和109.5...     

NAND Flash控制器中RS码的设计与验证

由于工艺制约,NAND Flash存储器会出现位差错现象,为此引入了RS码保证其数据完整性和正确性.在研究RS码基本原理基础上,给出了编码和译码的电路实现,其中采用并行结构实现钱式搜索电路、采用流水线架构实现译码.与传统方法相比,该实现缩短了计算周期,提高了最高工作频率.在Quartus平台下对RS编译码模块进行功能仿真,仿真结果表明,该纠错码能够满足NANDflash存储器纠错要求,是一种正确适用的纠错方案.     

RS(255,223)译码器的设计与FPGA实现

RS码是一种多进制分组循环码。检错和纠错能力强．尤其适合纠正突发错误，在通信系统中有着广泛的应用。本文所研究的RS(255，223)译码器采用修正的Euclid译码算法(MEA)，介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程．划分模块．详细论述了各子模块的设计过程。     

在FPGA上实现对RS译码器的优化设计

针对里德所罗门码(Reed-Solomon, RS)译码在硬件实现时存在数据量大、消耗资源多等问题，基于CCSDS标准中的RS(255,223)码，根据欧几里得核心译码算法，在FPGA上实现对RS译码器的优化设计。本文提出采用乘法器因子矩阵方法将有限域中的乘法计算转换为加法运算，用异或操作在硬件中实现，简化硬件运算数据量；在欧几里得算法核心模块实现中，采用多项式除法电路和多项式乘法电路进行硬件电路设计，降低运算复杂度，可以有效节约硬件资源。通过FPGA测试验证，优化设计的译码器可以有效译码并具有较好的译码性能，完成最多16个码元数据的纠错。     

二维条码中RS纠错译码算法的优化实现

利用Berlekamp Massey迭代算法、钱搜索算法以及Forney算法改进并实现了Data Matrix、QR Code和MaxiCode二维条码ISO标准中的Reed-Solomon纠错译码算法（简称RS算法）,降低了三种二维条码码制中RS纠错译码算法的计算复杂度。在此基础上,利用RS缩短系统码的特点对译码过程作进一步简化。实验结果表明,通过简化译码过程再次提高了RS纠错译码的速度。     

基于BCH纠错算法的编解码器设计与实现

随着NAND Flash存储单元的快速发展，存储密度增加使得器件的出错概率增加，为此提出了一种优化的BCH编解码器结构，编码和解码过程每个时钟周期可以并行处理16位数据，其中译码电路中的伴随式模块、错误位置多项式模块与钱氏(Chien)搜索模块采取三级流水线结构，纠错和检错阶段可以同时进行，有效地提高数据的处理速度和纠错速度。在完成电路的RTL设计后利用VCS工具完成了电路的仿真验证，结果表明在传输8 192 bit数据生成672校检因子情况下实现了48位纠错，工作频率最高支持200 MHz。     

GM网格矩阵码的纠错技术研究

介绍了Grid Matrix (GM)网格矩阵二维条码的相关概念和其纠错编译码技术的原理及其应用.利用优化的Berlekamp-Massey迭代算法,钱氏搜索算法,Forney算法和改进的一位误码快速纠错算法实现了适用于GM二维条码纠错的Reed-Solomon (RS)码的译码.同时,给出了在GM纠错码的伽罗华域GF(27)中的运算规则和快速实现方法,提高了GM纠错编译码的效率,满足了实际应用中的性能要求,为实现GM二维条码的纠错编译码提供了一个完整的解决方案.     

RS(255,223)码的编译码软件实现

为了实现RS（255，223）的软件编码和译码，在对纠错技术进行研究的基础上，采用高级语言设计了此码的编码和译码算法。实验表明，软件实现的RS纠错编译码算法是高效的。     

新的磁盘纠错编码方法

本文设计的与以往用于磁盘纠错的各种循环码不同的编码方法是多进制的一般线性分组码,其编译码原理简单,纠突发错误能力强,而译码速度快。在采用交错技术下设计的检错相关判决法,使得突发错误长度超过纠错能力,绝大部分错误都能被检测出来,不可检的错误概率很小。     

Reed-Solomon码代数软译码算法的研究和软件实现

Reed-Solomon码是一种在移动通信、深空通信、数字存储中无处不在的纠错编码,对随机错误、突发错误和删除错误都有良好的纠错性能。Koetter和Vardy提出的基于代数结构的软判决译码算法是目前RS码最为有效的软译码算法。文章分析了KV算法的原理和软件实现的方法,对KV算法进行了仿真。结果表明,相对于传统的硬判决算法,KV算法对中高码率RS码译码性能具有明显的增益。     

基于感兴趣区域和RS编码机制的QR码美化算法

针对已有QR码美化方法没有考虑背景图像的感兴趣区域,进而影响美化效果的问题,提出基于感兴趣区域和RS编码机制的QR码美化算法。首先提出改进的基于多特征感兴趣区域检测算法,进而用此方法得到背景图的显著二值图。其次,将原始QR码利用RS编码矩阵进行异或操作得到中间QR码,该QR码和背景图的显著二值图完全一致;然后,将背景图像和中间QR码按照特定的融合策略进行融合。最后,将融合图再次利用RS纠错机制进一步扩大美化区域,得到最终的美化QR码图像。在测试样本集上的实验表明:所提算法可以实现完整的背景替换,保存更多的图像信息,具有较好的视觉效果和较高的解码率。     

RS码的软判决译码及DSP实现

RS码以其强大的纠正随机错误和突发错误的能力,被广泛地应用于各种数字通信系统中,本文首先叙述了RS码译码的基本原理,给出了实现RS码软判决译码的方法和用DSP实现译码的硬件原理电路,并介绍如何解决译码软件编程方面的关键问题.     

基于Reed-Solomon算法的PDF417码纠错研究

PDF417二维条码采用Reed-Solomon码作为纠错码，很好地解决了因条码破损和污染造成的识读问题。在介绍PDF417二维条码和RS纠错码的基础上，详细阐述了RS码的译码原理，包括伴随式的计算、错误位置多项式的计算、错误位置的确定和错误值的计算等。最后分析了RS码译码的算法复杂性。     

面向HPC互连网络的低延迟前向纠错编码研究与实现

当前主流高性能互连网络的端口速率已达到100~400 Gbps,其单通道速率已达到25~50 Gbps。在这种高速率的网络上传输数据,前向纠错编码是提高其可靠性的必要技术。以太网国际规范IEEE 802.3采用的前向纠错编码为RS(528,514)和RS(544,514),但是这2种码型难以满足高性能互连网络在低延迟方面的性能需求。首先,分析了RS的编码和译码结构,并定量研究了RS码型参数与编解码延迟之间的关系。接着,提出了一种面向当前高性能互连网络的新型低延迟编码—RS(271,257),并比较了该码型在占用带宽和纠错能力等方面的优缺点。最后,实现了基于RS(271,257)的低延迟网络编码子层,并对其进行了资源消耗评估和延迟性能模拟。综合考虑资源消耗、纠错能力和延迟性能3方面因素,RS(271,257)是一种理想的低延迟前向纠错码型,可满足当前面向HPC的低延迟高性能互连网络的编码子层的设计需求。     

高速RS编译码器的设计及其FPGA实现

在分析RS（Reed-Solomon）码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM（Berlekamp-Massey）迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15%就可以实现（31,15）RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理。     

自动纠错CRO PUF密钥生成方案

针对射频识别(Radio Frequency Identification,RFID)安全问题中的加密技术,设计了自动纠错CRO PUF密钥生成方案。该方案将数字通信系统中重复码的纠错思想应用到可配置环形振荡器物理不可克隆函数(Configurable Ring-oscillator Physical Unclonable Function,CRO PUF)结构中,对相邻CRO的最终振荡频率进差行分运算得到3位输出响应值,然后对输出响应值进行纠错处理,得到一位自动纠错CRO PUF输出信息,从而实现CRO PUF电路自动纠错;利用模糊提取器中注册阶段和重构阶段的纠错码编解码技术的纠错特性来纠正复现输出信息向量存在的比特跳变误差,然后使用Hash模块对纠错后的PUF复现输出信息向量进行数据加密以生成密钥。基于Linux系统,利用Cadence virtuoso中specture环境下的TSMCO 0.18 um,1.8 V CMOS0工艺库对自动纠错CRO PUF电路进行Monte Carlo模拟仿真,使用MATLAB对PUF电路复现输出信息向量进行模糊提取器处理。由仿真实验数据可得,自动纠错CRO PUF电路在电源电压影响下的最高、最低可靠性分别为98.96%和92.71%;在温度影响下的最高、最低可靠性分别为99.10%和93.75%。实验结果表明,相对于CRO PUF电路,自动纠错CRO PUF的可靠性与均匀性有了明显提高;从整体情况看,自动纠错CRO PUF与CRO PUF电路的唯一性没有一方处于明显的优势或劣势,但对两组数据进行方差计算和比较后发现,自动纠错CRO PUF的唯一性与标准值50%之间有着更好的逼近效果。经模糊提取器处理后的PUF复现输出响应向量的可靠性进一步提高,且高达99.8%,其受环境因素干扰非常小,可直接用作密钥。     

All unidirectional error-detecting code for universal applications

A code has been devised with a minimum distance D(c) = 2 to detect all unidirectional errors possible during communication. The ten decimal digits 0 to 9 are encoded using code words, each of which have seven bits. This is an unordered code with the minimum complexity in encoding and decoding to identify a codeword. The code is framed employing the uniform weight policy. This unique feature makes our code a complete unidirectional error-detecting code. In addition, the code proposed can correct one unidirectional error automatically by the proposed receiving-end logic. In addition, a uniform weighted code is suggested for ASCII which can detect all unidirectional errors with a limited 1-bit error correction ability     

一种基于DSP的新型纠错码的设计与实现

在基于DSP的通信系统中，由于纠错码的复杂性，译码算法要占用DSP大量的时间和资源。针对此问题，该文设计了一种新型的纽带纠错码——Tach码。利用DSP移位指令，通过左右移位进行编解码。介绍了纽带纠错码的编码和译码算法，并与经典的Hamming码、BCH码和RS码进行了纠错性能比较。仿真和分析表明纽带纠错码在与其他码性能相当的情况下，译码简单，不需要占用存储器去存储译码所需的错误图样表，易于DSP实现。采用TMS320vc5410实现了该编解码器。     

Efficient dynamic priority based soft error mitigation techniques for configuration memory of FPGA hardware

Radiation-induced single bit upsets (SBUs) and multi-bit upsets (MBUs) are more prominent in Field Programmable Gate Arrays (FPGAs) due to the presence of a large number of latches in the configuration memory (CM) of FPGAs. At the same time, SBUs and MBUs in the CM can permanently or temporarily affect the hardware circuit implemented on FPGA. Hence, error mitigation and recovery techniques are necessary to protect the FPGA hardware from permanent faults arising due to such SBUs and MBUs. Different existing techniques used to mitigate the effect of soft errors in FPGA have high overhead and their implementations are also quite complex. In this paper, we have proposed efficient single bit as well as multi-bit error correcting methods to correct errors in the CM of FPGAs using simple parity equations and Erasure code. These codes are easy to implement, and the needed decoding circuits are also simple. Use of Dynamic Partial Reconfiguration (DPR) along with a simple hardware scheduling algorithm based download manager helps to perform the error correction in the CM without suspending the operations of the other hardware blocks. We propose a first of its kind methodology for novel transient fault correction using efficient error correcting codes with hardware scheduling for FPGAs. To validate the design we have tested the proposed methodology with Kintex FPGA. We have also measured different parameters like fault recovery time, power consumption, resource overhead and error correction efficiency to estimate the performance of our proposed methods.     

RS类纠删码的译码方法

RS(Reed-Solomon)码可以根据应用环境构造出任意容错能力的码字,有很好的灵活性,且使用RS纠删码作为容错方法的存储系统能达到理论最优的存储效率.但是,与异或(exclusive-OR,XOR)类纠删码相比,RS类纠删码译码计算的时间开销过大,这又很大程度上阻碍了它在分布式存储系统中的使用.针对这一问题,提出了一类RS纠删码的译码方法,该方法完全抛弃了当前大多RS类纠删码译码方法中普遍使用的矩阵求逆运算,仅使用计算复杂度更小的加法和乘法,通过构造译码变换矩阵并在此矩阵上执行相应的简单的矩阵变换,能够直接得出失效码元由有效码元组成的线性组合关系,从而降低译码计算复杂度.最后,通过理论证明了该方法的正确性,并且针对每种不同大小的文件,进行3种不同大小文件块的划分,将划分得到的数据块进行实验,实验结果表明:在不同的文件分块大小情况下,该新译码方法较其他方法的译码时间开销更低.