兆位半导体存贮器系统的设计

引言 本文描述一台取数时间为250毫微秒、周期时间为400毫微秒的32,768字×36位的读/写存贮系统。 存贮系统的存贮阵列以MOS工艺为基础,接口电路以双极工艺为基础。按功能设计的带内部译码的存贮阵列芯片使外部连接数目减到最少,因而整个系统的可靠性大大提高。整个系统的平均功耗,包括全部外围电路的功耗,保持在大约每位0.4毫瓦。系统以包含102个微型组件的插件结构为基础,每个组件的最大功耗为600毫瓦。     

读周期为15毫微秒的磁膜存储器的放大器和驱动电路

本文介绍一个读周期为13.5毫微秒,写周期为60毫微秒,容量为4608单元的试验用不破坏读出磁膜存储器的放大器和驱动电路。读出和数位共线所带来的位噪音问题,由于在非线性平衡电路中采用了隧道二极管而得到解决。采用了抑制噪音的非线性负反馈读出放大器,从而进一步提高了信号噪音比。文章还讨论了字驱动电路,它能在50兆周的重复频率下工作,脉宽7毫微秒,脉冲电流达700毫安。     

高性能LSI存贮器系统

已设计一种随机存取读/写存贮器系统,以满足高速存贮应用的多种需要。包括存贮器体系中的暂存存贮、控制存贮器和缓冲存贮器。基本产品是一种1024字×9位的存贮器卡片式扦件,取数时间为40nS,周期时间为80nS。它合并所有地址缓冲和译码、输出读放和输出互锁电路构成一个完整的功能存贮部件。特点包含每位6mW的低功耗,每平方英时200位     

高速MOS存贮器

作为现代电子计算机和电子交换机等信息处理装置的主存贮器和缓冲存贮器,半导体集成电路存贮器正受到注视。本文描述关于采用廉价的MOS集成电路作存贮单元而用双极集成电路作外围电路所构成的超高速缓冲存贮器的可能性的探讨、各个电路的设计、大规模集成(LSI)电路的构成和使用这样LSI电路存贮装置的试制研究结果。LSI是在同一陶瓷基片上把读出线和位线分离的MOS存贮单元和双极外围电路(矩阵、读出放大器)用梁式引线连接起来的多片形式。得到的高性能水平是单个512位LSI的取数时间为6毫微秒,1K字节存贮装置的取数时间为30毫微秒、周期时间为35毫微秒。从存贮装置的特性研究中判明了这次采用的电路形式和LSI的构成方法,对于高速化、高密度化是非常有效的。     

读周期时间为20毫微秒磁膜存贮器的实验用字译码和驱动系统

本文叙述了一个具有150,000单元的20毫微秒不破坏读出的磁膜存贮器的字选择和字驱动方案的设计原理,且通过剖面性实验作了修改。字线的一头配匹,另一头由高速驱动电路驱动,这种电路与集成电路工艺相适配,驱动器和译码矩阵相连接。本文也描述了一个合适的译码矩阵线驱动器,它能提供不同幅度和宽度的脉冲,作为“读”和“写”用,“读”操作50兆周,“写”操作20兆周。对于64个输出的剖面性实验表明,这种系统具有实用性。与存贮器模型连接进行操作表明,存取时间为30毫微秒。     

高速不破坏读出存貯器

通常在计算机工作时,机器所执行的读操作次数远远多于写操作次数。根据所进行的程序种类之不同,读和写操作次数的比值在4到10之间变化。在破坏读出的存貯器里,由于在读数过程原存信息被破坏了,因此必须相应地要占用一段时间来进行重写(或称再生)。在不破坏读出存貯器里,由于勿须再生,所以就可以节省很大一部分时间。此外,采用不破坏读出存貯方式的器件较通常采用的破坏读出方式的器件有更快的运行速度,因而这里可以缩短存貯周期。同时,因为没有再生的错误,所以前者的可靠性也比较高。本文将介绍一个不破坏读出存貯器的模型,其容量为一万六千字,字长72位,读数周期是100毫微秒,写数周期是500毫微秒。下面分别来介绍一下与这个存貯器有关的一些问题及解决问题的线路。     

单管MOS存贮单元的存贮阵列和读出-再生电路

简介——破坏读出单管MOS存贮单元的读数信号随单元面积减小而减小。要达到必要小的单元面积,必需具有大的特殊电容的器件作为存贮电容器,还需要灵敏的再生放大器和补偿噪音的阵列。 对于用硅栅工艺的单元布局设计,存贮电容器建议采用电场感应的非平衡反型层作为一个电极。 提出一个门控触发器作为一个灵敏的再生放大器,它的两个输入结点各连接一条位线。这样得到的对称阵列不但是高度灵敏的(输入电压差的不可辨区大约定晶体管阀值电压的0.3)和与制造工艺参数不相关的,而且容许在触发器的每边用一条假的字线(带有假的存贮单元)进行噪音补偿。 不同的单元和再生电路已经用硅栅工艺实现。面积为1600微米~2(2.6密耳)~2的存贮单元已经成功地进行工作,读/写周期时间为350毫微秒(存贮电容为0.134微微法,每条位线64个单元或每个放大器128个单元的位线电容为0.32微微法)。     

三晶体管单元1024位500毫微秒MOS随机存取存储器

已经设计出一种作主存贮器用的半导体存贮阵列,对磁存贮工艺提出了强烈的经济竞争。本文提出的阵列是采用仅需4条互连引线的由三个最小几何尺寸MOS晶体管组成的新型高速动态存贮单元。单元集成为按512字×2位组织的带完整译码的1024位阵列。已经证明读周期或写周期为500毫微秒,存取时间为345毫微秒。在工作条件下,每位的平均功率损耗为200微瓦,每位的维持功率为30微瓦,每位的电池组功率为5微瓦。     

高性能1024单元开关电容P沟道绝缘栅场效应晶体管存储器芯片的设计

本文介绍由绝缘栅场效应晶体管(IGFET)开关电容存储单元组成一个全动态译码、1024字×1位的P沟道随机存储器。采用10伏的驱动电路,测得芯片取数时间为150 ns,周期时间为300ns。当周期为300ns时测得通导芯片的功耗低于80毫瓦(80微瓦/单元),而在较低速度时其功耗更小。它在100℃时恢复功率低于1微瓦/单元。在准平衡设计中,两个16行×32列存储单元矩阵由选通触发器的电荷敏感器及读写电路所膈离。存取一个矩阵中的一行单元及采用另一不工作的矩阵去平衡共式信号并允许通导芯片可靠鉴别存储电荷。到敏感器的标称输入信号估计为±2V。可以快速关闭且也考虑到单元电荷的变化和触发器阀值的不平衡。平衡读写电路可从芯片取出读出信号进行差动鉴别。译码电路使用单线二进制地址输入使通导芯片的动态地址反向。制造工艺采用具有离子注入源、漏和沟道夹断的P沟道自对准栅。采用两层钨金属化系统,它具有磷玻璃和氮化硅及非电镀金梁式引线。设计和加工结果得到了小单元面积(用10微米的设计规则,面积低于5密耳~2),每单元仅半个结点,由于第二层金属清晰度仅用四道光刻步骤就可得到高成品率,阀值电压的相对不灵敏性变化为±(1/2)伏,以及取数和周期时间短,工作压降低(10伏)及功耗低。该存储器芯片已完成了设计、制造和测试。其芯片由1024个开关电容存储单元组成,与取数电路有关的包括有地址译码、选通触发器鉴别恢复及读写电路。设计的主要目的在于高速、低功耗、宽工作容限和制造方便。为满足这些目的而采用了准平衡设计、动态译码电路和相当大的光刻容差。     

以80286为CPU的存贮系统的设计

微型计算机的存贮系统的设计,主要从如何解决选择合适的存贮容量、根据存取速度如何选择适合要求的存贮芯片、如何将地址总线和数据总线及控制总线进行连接等三个基本问题着手。1.本文着重说明进行地址锁存的三种方法,根据80286主周期时序图给出读写周期中最大地址存取时间、最大译码时间、地址准备时间、数据准备/保持时间等,指出标准地址选通、特殊地址选通、交叉存取方法的各自特点。2.根据128KEPROM、256KSRAM的存贮容量的要求,给出以80286CPU 为核心的存贮系统示意图,给出需要产生一个等待周期的具体电路,分析各部分的主要作用。3.为了增大存贮容量、减低成本、提高存取速度,采用了具有刷新功能的 DRAM控制器。给出 MB1430控制器的基本功能、读写周期,刷新周期各信号间的时序关系。绘出使用80286为 CPU、DRAM 控制器为MB1430的共2M 字节 DRAM 的存贮系统结构示意图,通过时序图给出基本时钟、AS、MRDC、MWTC、ALE、CAS、RAS 信号之间的联系,指出设置开关 S1、S2、S3的作用。最后指出在处理80286电源、接地以及使用 MB1430、DRAM 时要注意的问题。     

磁薄膜圆柱形存贮元件

磁薄膜圆柱形存贮元件(也称 Toristor)是一种快速、输出电压高的新型存贮元件,其原理图如图1所示。与磁杆相仿,该元件外面也绕一线圈(正交磁场线),以产生横向访问磁场。但通过 Toristor 的中心还有两条轴向导线:写入线及读出线。通过正交磁场线的读数电流进行访问。输出信号是双极性的,代表“1”与“0”的脉冲极性相反,而不是有无脉冲。该元件可以进行真正的不破坏读出,可以随时访问;     

集电极阻抗转换存贮器

本文推荐一种新的双极存贮单元,它的读/写电流与静态电流之比可达40～200;而常规存贮单元的电流比值仅为0.8～8。 在静态情况下,存贮单元的集电极阻抗是高的,在被选情况下集电极阻抗则转换至很低的数值。所推荐的器件结构采用了“挤出外延层”或“挤出基极层”,这样可以在最小的硅片面积上取得高阻值的集成电阻(或转换阻抗)。 在试验板的实验中,当静态功耗在每位50～200微瓦的范围内,这种存贮单元的存取时间小于4毫微秒,其工作周期小于15毫微秒。 采用所推荐的器件结构中的一种,制成了288位的大规模集成电路,获得了4毫微秒的选取时间和4毫微秒的写入时间。     

一种16K×1I~3L动态RAM

以前已经介绍过一种4096×1双极型动态RAM。这里将介绍一种采用同样单层布线(I~3L)工艺、管腿兼容的16384×1动态RAM。这种16K存储单元由两支NPN、PNP晶体管组成。存储保持在NPN晶体管的集-基电容上,该晶体管产生β倍的电荷读出。由外围读出-驱动电路确定的单元尺寸是0.7 mil~2,用单层布线的存储器芯片尺寸为26000 mil~2。地址译码是借助于如图1所示的快速、低功耗树译码结构实现的。从两个地址引线来的输入信号被预先译码,在四个缓冲输出中得到一个高电平信号。然     

变感元件存贮器

前言双频存贮方式构成的磁心存贮器是在目前变感组件计算机中采用的一种存贮方式。这种存贮方式能够随机存取和不破坏读出,可以采用误差自动校正码的地址选择方式,能够与变感组件直接连接,但其速度较慢。本文一般地介绍这种存贮器。     

用偏流复位的环形不破坏读出存储元件

本文讨论使用偏流复位法的(每位一个磁心)不破坏读出元件的工作原理。它易于实现一百毫微秒的不破坏读出时间。信号干扰儿s/n的范围从5:1到15:1。用简单的二度重合法写数。和其他不破坏读出元件相比,它的主要优点是信号电平较高,信号干扰比较大,以及写入和穿线都简单。     

一种6读2写多端口寄存器堆的全定制实现

采用全定制设计方法实现了一种6读2写的3232位的多端口寄存器堆，包括结构设计、电路设计、版图设计、仿真验证以及建模建库。该多端口寄存器堆的读写端口互相独立，在一个时钟周期内，能够同时读出6个32位数据，并写入2个32位数据。在电路实现上，采用高速SCL结构的地址译码和分组字线的方法来减少读写延迟。采用了0.18µm 6层金属P阱CMOS工艺来实现版图设计，通过了版图验证和后端仿真。     

15毫微秒读数时间薄膜存贮器的放大器与驱动器

本文给出了讀数和写数时間分別为13.5毫微秒和60毫微秒的4608位不破坏薄膜存貯器模型的放大器和驅动器电路的設計原理。在公用数位讀出线上固有的数位干扰是通过在非线性平衡电路中应用隧道二极管来解决的。进一步提高信号干扰比是采用了一个具有非线性负反馈的能抑制干扰的讀出放大器来达到的。 所設計的字驅动器,当重复频率为50兆周、脉冲寬度为7毫微秒时,能提供700毫安的脉冲电流。     

Univac CP-667军用计算机

美国斯派瑞·浪德公司尤尼瓦克分公司最近为美国海军船舶局研制成CP-667型军用计算机。该机在计算速度和存贮容量方面,均可敌得上现有的最大型商业计算机,其尺寸为:3(长)×3(宽)×3(高)呎。 CP-667计算机的内磁芯存贮器的容量为131000个36位的字,每一个字的访问时间为1微秒,其容量比现有的军用机和商用机均高。 单独的磁薄膜控制存贮器的存取信息周期为400毫微秒。小型薄膜非破坏读出存贮器通过外     

1024字每字48位的10兆赫不破坏读出双轴磁心存贮器

过去快速取数存贮器大多数是或者用较快的普通破坏开关元件或者用各种不破坏读出技术和存贮元件。这些技术对于非常快的读出操作存在着一些固有缺点,如对于普通的开关方法需要重写,或者没有真正的不破坏读出特性。本文讨论的存贮系统是用具有不破坏读出特性的双轴磁芯元件,在系统中尽量消除线路延迟,     

具有内部再生的三管MOS存贮单元

现有的大规模动态MOS读/写存贮器要求使用者周期地通过特定的地址序列循环来再生存贮的数据。这种要求使这些组件的有效性受到贬损,因为在再生时间内数据不能存取,而且使系统的外围构件增加,由于增加了产生复杂再生周期和与此有关的中断所必需的逻辑。