一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

一款高精度数控振荡器设计与实现

数控振荡器是全数字锁相环的关键部件,为其提供高频输出时钟。数控振荡器的性能直接影响全数字锁相环的频率范围和抖动性能。提出了一种基于全数字标准单元库设计的数控振荡器,该结构采用粗调、中调和精调级联的调节机制,实现了0.5GHz~2.6GHz的高频率范围和0.8 ps的高调节精度。在先进工艺下实现了该数控振荡器设计,并基于此数控振荡器完成了全数字锁相环的系统设计,系统抖动小于2 ps,功耗10 mW。     

延迟锁相环的Verilog-A精确建模与仿真

分析了噪声以及器件失配对延迟锁相环的抖动影响,并对延迟锁相环的各模块进行了Verilog-A精确建模和性能仿真。仿真结果表明,器件失配对延迟链中间相输出的抖动影响最大,产生了约50ps的偏移;而噪声对延迟链最后一相输出的抖动影响最大,其peak-to-peak抖动值达到85ps。另外,与电路晶体管级仿真相比,通过Verilog-A建模节省了大量仿真时间,极大地提高了设计效率。     

一种低抖动快锁定的时钟数据恢复电路设计

采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路。它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间。仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%。芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 m W。     

全数字低频锁相环的研究与应用

采用嵌入式微机检测与控制技术开发了一种新型的低频锁相环控制系统;鉴相器采用时间数字转换器设计,克服了传统鉴相器存在鉴相死区的缺点;由于采用阻容式低频信号滤波器设计难度较大,采用计算机软件算术平均和滑动平均值滤波方案,解决了低频鉴相环路滤波器设计难题;该锁相环在GPS驯服晶振课题中应用,有效克服了GPS秒脉冲抖动噪声,结果表明,该锁相环结构简洁,控制参数调节方便,锁定后晶振频率准确度优于5E-11.     

SDH设备时钟中的数字锁相环设计

提出了一种新的用于实现SDH设备时钟的数字锁相环,采用时数转换器来实现数字锁相环中的鉴相器;该时数转换器的时间测量精度达到200 ps,因而极大地改进了鉴相器的鉴相精度;改进后的数字锁相环具有很好的频率稳定度和相位特性,对时钟源有很好的跟踪能力,且能实现时钟源的平滑切换,完全满足了ITU-T G.813规范要求。     

智能模值控制的数字锁相环的FPGA设计与分析

锁相环器件的数字集成化,使得全数字锁相环在数字通信中得到了极为广泛的应用;传统的K模计数器构成的数字锁相环虽然实现简单,但无法同时顾及到环路锁定时间和相位抖动噪声,因此设计了一种基于FPGA的智能控制K模计数器模值的数字锁相环;该设计能够在环路工作的不同阶段自动调整K模计数器的模值大小,从而实现了在缩短环路锁定时间的同时减小相位噪声误差;实际应用结果表明,该设计在低频段的频率跟踪应用中,系统的捕获时间有明显的缩短,相位抖动噪声也得到良好的控制。     

一款低噪声八相位锁相环设计

基于宽频率范围数字系统的需求,在0.13μm工艺下设计了一款宽输出范围、低抖动八相位锁相环。首先通过数学建模优化环路带宽,在系统级减小环路噪声;在振荡器中引入了前馈传输管单元以提高振荡频率并降低振荡器相位噪声;最后利用具有伪静态结构的D触发器来降低鉴相器和分频器的功耗并提高其抗噪声能力。仿真结果表明,VCO输出频率在1.2 GHz时相位噪声为-95dBc/Hz@1MHz,FOM功耗为4.5PJ@2GHz。     

基于多中继散射组网的时钟恢复方案

由于目前存在的准同步时钟恢复方案不能够满足多中继散射通信的抖动指标,所以提出一种在多中继的散射信道中的低抖动时钟恢复方案。该方案由一个数字锁相环和一个模拟锁相环共同实现,即双环提取方案。数字锁相环主要是利用定时误差恢复出一个存在抖动的时钟,再由模拟锁相环对恢复出的抖动时钟进一步提纯。传统时钟恢复方案的误差为输入码率下的一比特时长,该新型方案将提高误差精度,从而大大降低在多中继传输中的时钟抖动,这将是散射通信组网的关键技术。     

实现SDH E1支路输出口全数字锁相环的新方法

提出了一种特殊的计数器,并基于此建立起新型的、具有极窄带宽的全数字锁相环电路,该电路用于SDH系统中E1支路信号时钟的恢复。通过建立相位传递数学模型,分析了该锁相环的性能指标。硬件实验验证了理论分析结论,实测所得的输出抖动满足ITU-T相关建议的要求。     

Passive element free variation aware decision circuit for 40 Gb/s CDR application

The signal integrity metrics such as jitter, noise, peak-to-peak signal swing and power dissipation play a pivotal role in determining the quality of high data rate on-chip wireline communication and a decision circuit is the most vital section of it. This article explores an area efficient 40 Gb/s configuration of passive element free current mode decision module implemented in 90 nm CMOS technology. The simulation using Cadence Virtuoso platform is carried out at a power supply of 1.2 V along with a clock frequency of 40 GHz and pseudo random bit sequence data input of (2⁷ − 1) having 1 ns bit period. The device foot print of entire arrangement is (76 × 23) µm², which reads a power dissipation, delay, PDP, peak-to-peak jitter and RMS jitter of 7.02 mW, 198.1 ps, 1.391 pJ, 58.00 ps and 13.12 ps respectively. Monte Carlo runs with ‘no skew’ and 5% process skew are performed at different corners to prove the robustness of the design. The whole circuit is finally validated at lower technology node like 28 nm UMC.

     

PCI Express中2.5Gbps高速SerDes的设计与实现

PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复CDR技术展开研究,采用基于锁相环结构的数据时钟恢复技术设计了一款2.5Gbps速率的高速物理层电路,并基于0.13μm CMOS工艺设计了版图实现。基于HSPICE的模拟结果表明,此设计完全满足了PCI Express的要求,其抖动的均方根值为1.51ps,峰峰值为8.14ps。     

采样时钟抖动对伪码测距精度的影响

在皮卫星的伪码再生测距中,大量采用数字信号处理技术.而皮卫星体积小、功耗低特点决定只能采用较低指标的晶振源和简化的处理电路,两者带来的A/D采样时钟抖动会影响伪码跟踪环的跟踪性能,进而降低测距精度.分析了A/D采样时钟抖动在伪码测距处理过程中的噪声模型,并对码跟踪环的跟踪性能的影响进行了分析,仿真结果显示A/D采样时钟抖动、采样位数和中频共同作用影响伪码测距精度.     

一种基于边沿/门限检测的IR-UWB接收方法

针对脉冲无线电超宽带(Impulse Radio-Ultrawide Band,IR-UWB)无线通信接收机定时精度要求高、结构复杂等问题,提出了一种基于边沿/门限检测(Edge/Threshold Detection)的非相干IR-UWB接收方法.该接收方法利用了IR系统脉冲波形占空比低的特点,将窄脉冲展宽为宽脉冲,降低了定时要求,实现结构较简单.对该接收方法进行了理论分析,给出了加性高斯白噪声(AWGN)信道环境下、OOK调制的误码特性及仿真结果.结果表明接收方法性能主要取决于接收采样时钟频率,当采样时钟频率较高时,该接收方法性能与有20ps定时抖动的相干接收性能可比拟.     

光束抖动主动控制技术研究进展

光束抖动控制技术是提高机载激光系统光束瞄准、跟踪精度的关键技术,主要用于消除由随机振动和环境噪声扰动等引起的光束抖动问题。回顾了近年来国内外关于光束抖动控制技术的发展和现状,阐述了光束稳定技术、基于高性能快速反射镜的精跟踪控制系统、光束抖动控制算法等方面前沿的发展趋势和研究成果。