隧道二极管高速运算线路

本文介绍一种在并行加法器中用来顺次传送(或寄存)进位和借位的隧道二极管线路。每级的平均延遲为0.3毫微秒;最坏情况下每级延遲0.4毫微秒。用一般的晶体管逻辑线路来作为隧道二极管线路的电源。用晶体管放大器来提高隧道二极管线路的讯号电平,以适应其他晶体管逻辑线路的需要。从实验结果推出,字长为50位的两个参加运算的数输入以后,产生进位或借位的“等待”时间是30毫微秒。     

快速进位的高速加法器

本文介绍了采用饱和晶体管快速进位电路的试验性高速二进制并行加法器。加法器由进位链、进位与求和控制电路、进位放大器以及求和电路构成。加法器电路的性能优良并且其逻辑结构简单,只需要较少组件。本文略述其操作原理,而详细地叙述加法器电路的研制,也涉及到进位传送的实验结果。当进位链上的开关晶体三极管在进位信号加入以前就已经达到饱和时,36位的进位传送时间需要80毫微秒。     

采用晶体管和隧道二极管的高速加法器和比较器

本文对采用晶体管和隧道二极管相组合的基本组件作了描述。对用这种组件构成的比较器和半加器进行了定性讨论。介绍了全加器电路的详细设计和容差分析,并推导出满足容差要求的最佳设计公式。对全加器电路的进位部分进行了开关分析。结果表明,在一般接线情况下杂散元件(而不是真实的器件)的性能是造成进位延迟的主要因素。文章介绍了一个八位加法器的试验结果。加法器每一级的平均进位延迟时间为3/4毫微秒。     

雪崩晶体管毫微秒脉冲弛张振荡器

<正> 晶体三极管处于雪崩弛张振荡状态获得毫微秒脉冲的电路比一般雪崩晶体管毫微秒脉冲电路结构更为简单性能更为优越。本文所提供的实验电路可用来在50欧负载上获得底宽为3.5毫微秒幅度为30伏或底宽为6毫微秒幅度不小于150伏的尖顶脉冲,且脉冲前沿不大于2毫微秒。一、工作原理     

日本研制新的高速计算机逻辑线路

新型加法器的速度与位数无关移位器的速度与移位位数无关日本电气通讯研究所最近研制成一种新的加法器及移位器。除了在移位器中需要用到特殊设计的多次级脈冲变压器之外,其它都只采用普通的晶体管及二极管。加法器中进位脈冲传送的总延迟时间少到200毫微秒,它几乎与加法器的位数无关。移位器的每次移位时间只需80毫微秒,它只决定于线路中元件的响应时间,与被移位数字的位数及移动的位数无关。     

一台20兆周不破坏读出薄膜存貯器

本文叙述一台磁薄膜存贮系统(字长48位,共256字),读取时间40毫微秒,不破坏读周期50毫微秒,写周期150毫微秒。给出了薄膜参数、系统结构和有关电路,并附有图片说明。采用不破坏读出方式来防止破坏读出薄膜存贮器恢复周期产生的恢复问题。80×60密尔的薄膜元件当读电流170毫安时能产生1/2毫伏读出信号。由于存贮体延迟约为8毫微秒,地址译码、读出放大和选通的时间允许为32毫微秒;这就要求一些独特的电路,包括一个隧道二极管译码矩阵和读写两用的单地址驱动器。     

一个采用隧道二极管的高速运算器

本文描述一个高速运算器,该运算器在乘法和除法中都采用“子倍数算法”(sub-multiple algorithm)。文中还介绍了使运算既经济又实用的系统及电路。由于在四个关键性的地方,即在非破坏性读出的隧道二极管存储器,存储选挥驱动器、隧道二极管加法器以及双向移位寄存器中采用了隧道二极管,因而使运算器取得了良好的性能。该运算器对两个44位的操作数执行定点二进制乘法和除法操作,其时间分别为2.75微秒和12微秒。现已制成了一个试验性的运算器并且它已和一架计算机(Honeywell 800)联用。在一个48往的二进制全加器中,罗辑级之间的传输迟延小于2.2毫微秒。本文还讨论了定量实验的某些结果。     

逻辑电路简讯

75年周态电路会议上热烈讨论的课题之一是双极型大规模集成逻辑电路。关于I~2L一类的电路发展很快。与此平行发展的另一种双极型L.S.I,已把逻辑电路的速度推进到亚毫微秒境界。这个进展是通过具有微米结深射极、低基极电阻和最小结电容的全离子注入射极耦合电路得到的。例如,西门子公司研制的一种离子注入ECL门电路,平均传播延迟时间为0.4毫微秒。电路中的晶体管其基极注入硼元素,射极注入砷元素。采用氧化隔离,减少了结电容。电路形式和图1所示的电路相类似。电路功耗在10到100毫瓦之间,并且,大约比普     

电阻-晶体管-反向二极管毫微秒逻辑线路

共射晶体管放大电路中的非綫性反向二极管反饋終于成为組成亳微秒邏輯的一种新途径。在这种电路中利用箝位二极管来得到低的輸入阻抗,避免管子飽和以及获得标准的輸出电压。其瞬变性能及容差計算表明,可以利用这种电路来实現实际的門檻邏輯。对一个具有三个輸入及三个輸出的专門电路进行了測量,其每級的延迟为1.2毫微秒。此外还討論了几个輔助問題,其中包括訊号传送,隔离及設計要求。     

采用新耦合技术的高速非飽和开关线路

本文介绍一种科学用高速并行计算机的线路。这些线路传送讯号的延迟时间小于5毫微秒;其脉冲宽度为5毫微秒。每级线路的平均功率损耗为25毫瓦。采用本文所提出的装配方案可以获得每立方呎超过10000个线路的装配密度。利用这些线路可以设计一个字长64位的计算机,其加,减,乘,除,移位等操作的平均重复频率为     

线间串扰

现代电子数字计算机中,大量采用高速数字集成电路,一部百万次的计算机,其电路级延迟只有10毫微秒。一般来说,信号的上升时间与级延迟相等或略长一些。由于信号的上升时间很短,互连线之间的串扰极为严重,它自身的作用或者迭加其他内部噪音(包括电源噪音、地线噪音、反射噪音等)的作用,有可能使触发器在一个周期内多一次翻转甚至多二次翻转,或者打开在规定时间内不允许打开的     

子字并行加法器的研究与实现

子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分析。结果表明进位消除机制相对于进位截断机制需要较短的延时,较少的逻辑门数以及较低的功耗。在各种子字并行加法器中,Kogge-Stone加法器具有最少的延迟时间,RCA加法器具有最少的逻辑门数和最低的功耗。研究结果可以用于指导子字并行加法器的设计与选择。     

具有宽频率响应的单位增益缓冲器

由一个n—p—n共射极级与一个p—n—p射极跟随器形成共负载电阻,具有单位增益的援冲器。它提供了一个高输入阻抗,低输出阻抗和一低电流消耗的电路。 其3dB带宽在80MHz以上,而且通过选择最好的电阻使特性还能扩宽。注意减小引线电感和分布电容也将对该线路性能有改善。     

5加数并行加法器及其进位接口

传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结果验证了该加法器的设计合理性,证明其能缩短累加时间、提高运算效率。     

级延迟为4～5毫微秒的STTL门电路

目前国内外生产的中小型数字电子计算机普遍采用TTL数字集成电路(包括浅饱和TTL电路和STTL电路),至于百万次以上的大型电子计算机,在国外几乎都采用ECL电路,而在国内则有二类:一类是采用ECL电路;一类是采用TTL电路。有的单位用STTL电路研制了每秒运算几百万次的大型电子计算机。至今为止,STTL电路无论在速度或集成度方面都还有不少潜力可挖,已批量生产的STTL电路级延迟约在6～8毫微秒,集成度是以小规模电路为主。我们在版子设计和工艺条件等方面采取了若干措施,以不增加功耗和少影响成品率为前提,使级延迟缩短至4～5毫微秒,采用相似的版图和工艺条件研制成的STTL中规模集成电路(20～30门/片)级延迟可降至4毫微秒以下,采用这种中规模STTL门电路,可以制造出一千万次以上的超高速大型电子计算机。本文主要介绍STTL双单门的版图考虑和工艺条件。     

一种大输入/输出摆幅的运放输出级的设计

分析电流源偏置的射极跟随器输出级的优缺点,设计一种新颖的电路结构实现接近满幅的输入/输出摆幅,保留电流源偏置的射极跟随器输出级输入电阻高、输出电阻低和失真小的优点.采用Jazz的0.5μmBiCMOS工艺制程,CADENCE的Spectre模拟器仿真,输入/输出摆幅接近满幅,电路谐波失真很小,最大的THD＜2.1%(f=100kHz,RL:11k);在输入信号取不同直流电平时,输出级增益AV≈1,带宽大于10MHz.     

电流开关的改进

将二极管开关电路与射极跟随器及电流开关电路共同(?)用,研制出一组新的系统结构部件。这些部件典型延迟时间在5个毫微秒以下。二极管比晶体管价格低,体积小,因此这个新系统比全部电流开关电路的价格低、速度快,并且组合密度至少增加五倍。     

高速MOS存贮器

作为现代电子计算机和电子交换机等信息处理装置的主存贮器和缓冲存贮器,半导体集成电路存贮器正受到注视。本文描述关于采用廉价的MOS集成电路作存贮单元而用双极集成电路作外围电路所构成的超高速缓冲存贮器的可能性的探讨、各个电路的设计、大规模集成(LSI)电路的构成和使用这样LSI电路存贮装置的试制研究结果。LSI是在同一陶瓷基片上把读出线和位线分离的MOS存贮单元和双极外围电路(矩阵、读出放大器)用梁式引线连接起来的多片形式。得到的高性能水平是单个512位LSI的取数时间为6毫微秒,1K字节存贮装置的取数时间为30毫微秒、周期时间为35毫微秒。从存贮装置的特性研究中判明了这次采用的电路形式和LSI的构成方法,对于高速化、高密度化是非常有效的。     

VLSI中加法器的一种高效自测试设计

基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.对8位、16位、32位行波、超前进位加法器的实验结果表明,该自测试能实现单、双固定型故障的完全测试,其单、双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且不会降低电路的原有性能,其测试时间与加法器长度无关.     

高速铁氧体磁心存储器

本文介紹了一个高速随机取数铁氧体磁心存儲器,它是为未来較快速的計算机而設計的,也可用作脉冲分类装置及緩冲存儲器等。对于采用部分翻轉技术做成的和具有1024字(每字25位,每位用一个磁心)的存儲系統进行了模拟和测試。該系統采用了外徑为0.030吋的铁氧体磁心,周期約500毫微秒,取数时間約260毫微秒。与目前容量相当的存儲器相比較,在速度上提高了四倍左右。