基于PCIe总线的多路实时传输系统设计

针对多路图像数据的传输及处理带宽需求,使用Virtex-6 FPGA设计实现了基于PCIe总线的多路实时传输系统。该系统主要包括仲裁控制多设备对DDR3的访问,采用PCIe Bus Master DMA方式实现与PC之间的高速传输,以及对全双工传输过程中存在的拥堵问题进行优化。实验结果表明,该实时传输系统最高的传输速率可以达到单工写1 632 MB/s,读1 557 MB/s,全双工写1 478 MB/s,读1 439 MB/s,并且性能稳定,完全满足多路图像采集后的高速传输处理需求。     

基于FPGA的PCIe总线DMA控制器的设计与验证

PCIe总线是为了解决高速率高带宽提出的新一代总线,随着处理器技术的发展,在互连领域中,PCIe总线的使用越来越多;为了实现上位机与FPGA之间的高速数据交换,基于FPGA设计了能够高速传输数据的DMA控制器,本设计的验证是基于北京航天测控公司开发的6槽机箱、嵌入式控制器(基于PCIe总线)、以及数字I/O模块;设计实现了嵌入式控制器与数字I/O模块之间的数据传输,并且通过了验证,证明了DMA控制器功能的正确性;加入DMA控制器后,写数据传输速率达到610MB/s,提高到了原来的7倍;读数据传输速率达到492MB/s,提高到原来的11倍,满足系统的设计要求;该控制器在大带宽的数据传输中有广泛的应用。     

基于FPGA的PCIe总线接口的DMA控制器的设计

采用Altera公司FPGA提供的PCIe PHY IP和Synopsys公司提供的PCIe Core IP提出了一种PCIe总线接口的DMA控制器的实现方法,并搭建了4通道的PCIe传输系统。利用Synopsys VIP验证环境对系统进行了仿真验证,利用Altera Stratix V EX系列FPGA搭建平台进行了实际传输验证,验证了数据读写的正确性,在进行DMA读写事务操作时总线带宽峰值分别达到了1 547 MB/s和1 607 MB/s,能满足大部分实际应用中对数据传输的速率要求。     

UM-BUS总线测试系统中PCIe的设计与实现

UM-BUS总线单通道理论带宽可达200 Mb/s,采用16通道并发传输时,理论带宽可达400 MB/s,其测试系统需要在数据采集终端与PC之间建立不低于此带宽的通信通道。PCIe1.1采用4通道传输时理论带宽可达1 GB/s,满足了UM-BUS总线测试系统的传输带宽需求,由此设计实现了UM-BUS总线测试系统的PCIe1.1 x4链路通道的应用方案,给出了基于FPGA的PCIe总线的BMD传输方案。测试结果表明,该方案实际传输速度可达550 MB/s,满足UM-BUS总线测试系统的带宽需求。     

基于PCIe的DMA传输在UM-BUS测试系统中的设计与应用

动态可重构高速串行总线(UM-BUS)是一种利用多通道并发冗余的方式来实现总线动态容错的高速串行总线。它的测试系统可以实现对总线的通信过程进行监测、存储与分析。由于测试系统需要在数据采集终端与PC之间建立高带宽的通信通道,设计了UM-BUS总线测试系统的PCIe2.0 x1通道的应用方案,设计并实现了基于FPGA的PCIe总线DMA数据传输方案。实验测试结果表明,实际传输速度可以稳定达到200 MB/s以上,完全满足总线测试系统中对数据传输速率的要求。     

基于PCIe总线的卫星导航信号传输系统设计

为了满足高精度软件接收机对卫星导航中频信号传输系统的新要求,设计了一种基于PCIe总线的传输系统.该系统以Virtex-5 FPGA为核心控制器件,以DMA方式通过4通道PCIe接口传输导航卫星数据.详细介绍传输系统AD模块、DMA控制模块、中断模块等核心模块的FPGA实现方法.经过测试与验证,系统读写速率分别达到了800 MB/s和650 MB/s,可以满足不同层次导航软件接收机对原始导航数据的需求.     

基于FPGA的PCIe总线接口的DMA传输设计

串行的PCIe接口是第3代I/O互连标准,具有高速率和高带宽等特点,克服了传统PCI总线在系统带宽、传输速度等方面的固有缺陷,具有很好的应用前景;本设计使用Altera公司FPGA提供的PCIe IP硬核提出了一种实现PCIe接口的方法,并针对其高带宽的优势,设计了PCIe总线的高速DMA数据传输方案;利用自行开发的PCIe接口板,在QuartusⅡ11.0开发环境下进行SignalTapⅡ在线仿真并实际传输验证,DMA传输带宽在500MB/s以上,表明该设计方案可以满足PCIe总线传输带宽的要求。     

基于FPGA的PXIe总线DMA设计与实现

PXIe总线标准是PCIe总线的工业扩展.通过对基于FPGA的PCIe IP Core的研究,在FPGA上实现了PXIe总线,并提出了PXIe总线DMA的新设计.从DMA作为总线主设备和总线从设备两种功能出发,设计了两个DMA通道,分别完成数据读和包的传输.并且设计了将小块离散数据整合成连续数据块的优化算法,使四通道PXIe能达到500MB/s的读写速度.经过实际信号的测试,验证了DMA模式数据传输的正确性及传输带宽.该系统可以满足高速PXIe总线传输带宽的要求,在工程应用中有显著的参考价值.     

基于XC6SLX45T平台的PCIe数据卡设计

为提升数据传输速率、提高数据处理灵活性,提出一种基于FPGA的的PCIe数据卡设计方法.该方案选用Xilinx公司的XC6SLX45T平台,采用IP核的方式设计了一款PCIe数据卡.该卡采用DMA传输模式,通过DMA读写提高传输速率,其数据传输速率可达到400 Mbps.     

基于PCI Express总线光纤采集卡WDM驱动程序设计

基于PCI Express总线的光纤采集卡是自行研发的数据采集与存储卡;为实现数据在板卡存储区与主机内存之间的DMA传输通信,使用DriverStudio工具开发了该板卡的WDM设备驱动程序;重点介绍了主机控制板卡进行DMA操作的机制,以及驱动程序与应用程序和板卡之间的数据传输的实现方法;实际应用结果表明,使用该驱动程序的DMA传输机制,能够达到90MB/s以上的存储速率。     

基于FPGA的遥测系统数据存储器控制模块设计

针对当前遥感系统存储器早期控制模块存在控制效率低的问题,提出了基于FPGA的遥测系统数据存储器控制模块设计。根据模块总体设计方案,设计模块结构和功能。其中模块结构是由自体测试接口模块、低速读写控制模块、高速流读写控制模块组成的,以SATA2.0接口为存储介质设计控制器,构建不同帧,进行数据间传输转换。设计稳态触发接口电路,达到高速流读写控制触发目的。根据软件主流程,在组合逻辑中插入寄存器使逻辑延迟,实现FPGA时序控制。采用分时操作方法,对命令层中控制器读写模式进行控制,实现传输层完成帧的控制收发。由实验结果可知,该模块最高控制效率优于传统模块,为数据高效存储提供支持。     

纯用户态的网络文件系统——RUFS

针对在使用高速存储硬件时常规网络文件系统会被软件开销影响整体性能的问题,提出了利用存储性能开发套件（SPDK）搭建文件系统的方法,并在此基础上实现了一个网络文件系统RUFS的原型。该系统通过键值存储模拟文件系统的目录树结构以及对文件系统的元数据进行管理,通过SPDK存储文件的内容。另外,利用远程直接内存访问（RDMA）技术对外提供文件系统服务。RUFS相较于NFS+ext4,在4 KB随机访问上,读写吞吐性能分别提高了202.2%和738.9%,读写平均延迟分别降低了74.4%和97.2%;在4 MB顺序访问上,读写吞吐性能分别提高了153.1%和44.0%。在大部分元数据操作上,RUFS相比NFS+ext4也有显著优势,特别是文件夹创建操作,RUFS的吞吐性能提高了约5 693.8%。该系统能够充分发挥高速网络和高速存储设备的性能优势,为用户提供延时更低、吞吐性能更好的文件系统服务。     

基于FPGA的高速数据转存系统

SAR雷达前端数据采集系统速度与存储系统容量的日益提高,对数据转存系统的性能提出了更高的要求以Xilinx公司Virtex-5系列FPGA为硬件平台,基于PCI—E协议与Aurora协议提出了一种高速数据转存系统解决方案．在Aurora协议基础之上,自定义了一种可靠的帧格式;利用双口RAM对数据进行缓存,以乒乓方式操作,确保了在输入、输出数据传输速率不匹配情况下数据传输的稳定性与可靠性：转存系统与PC通过PCI-E总线进行通信,命令交互采用PIO模式,图像与列表数据传输采用DMA模式．经实际测试,该方案能够满足某型号SAR雷达系统对高速数据转存的要求．     

FPGA的双缓冲模式PCI Express总线设计

介绍了软件无线电平台中基于FPGA的双缓冲模式PCI Express（PCIE）总线的设计与实现。设计了基于Xilinx Virtex-6 FPGA的通用软件无线电平台,开发了基于Linux系统的驱动程序和PCIE硬核的DMA控制器。双缓;中提高了数据传输速度,节约了硬件资源。测试结果显示,该系统工作稳定可靠,读写速度...     

基于FPGA的HS400模式eMMC控制器设计与实现

介绍了eMMC及其在HS400高速数据传输模式下的工作原理,提出了一种eMMC控制器的设计方案。实现了200 MHz工作频率下,使用DDR传输模式进行数据传输的eMMC控制器,并通过CRC校验模块实现对传输数据的CRC校验,增强了系统的可靠性。实验平台采用母板/子板总体架构,在Xilinx Zynq 7000 FPGA开发板Zedboard上实现eMMC控制器,通过FMC接口与eMMC芯片子板进行通信传输。仿真及板级测试表明, HS400模式下数据读写 的传输速率最高可达400 MB/s,能够在实际的eMMC开发中有效提高eMMC设备的访问性能。     

基于导航卫星信号的采集系统设计与实现

针对导航卫星信号监测的新要求,提出一种集成了数据采集、处理、存储和回放功能的一体化卫星信号采集系统。该系统采用PCIe架构,系统带宽可达到全双工900MB;数据采集480MB持续数据,以及480MB突发数据;数据处理采用FPGA＋DSP联合架构,完成对数据实时处理;存储采用全固态结构,用Flash代替传统的磁盘存储;并且能够通过PCIe接口完成960MB带宽的数据回放。该系统具有性能高、集成度高的优点,可以运用在雷达、侦查等高端领域。     

纯用户态的网络文件系统——RUFS

针对在使用高速存储硬件时常规网络文件系统会被软件开销影响整体性能的问题，提出了利用存储性能开发套件（SPDK）搭建文件系统的方法，并在此基础上实现了一个网络文件系统RUFS的原型。该系统通过键值存储模拟文件系统的目录树结构以及对文件系统的元数据进行管理，通过SPDK存储文件的内容。另外，利用远程直接内存访问（RDMA）技术对外提供文件系统服务。RUFS相较于NFS+ext4，在4 KB随机访问上，读写吞吐性能分别提高了202.2%和738.9%，读写平均延迟分别降低了74.4%和97.2%；在4 MB顺序访问上，读写吞吐性能分别提高了153.1%和44.0%。在大部分元数据操作上，RUFS相比NFS+ext4也有显著优势，特别是文件夹创建操作，RUFS的吞吐性能提高了约5 693.8%。该系统能够充分发挥高速网络和高速存储设备的性能优势，为用户提供延时更低、吞吐性能更好的文件系统服务。     

基于FPGA的DDR3协议解析逻辑设计

针对采用DDR3接口来设计的新一代闪存固态盘（SSD）需要完成与内存控制器进行通信与交互的特点,提出了基于现场可编程门阵列（FPGA）的DDR3协议解析逻辑方案。首先,介绍了DDR3内存工作原理,理解内存控制器对存储设备的控制机制;然后,设计了接口协议解析逻辑的总体架构,采用FPGA实现并对其中的各个关键技术点,包括时钟、写平衡、延迟控制、接口同步控制等进行详细阐述;最后,通过modelsim仿真并进行板级验证,证明了该设计的正确性和可行性。在性能方面,通过单次读写、连续读写和混合读写三种模式下的数据读写测试,取得了最高77.81%的DDR3接口带宽利用率,在实际的SSD开发过程中能够有效提高系统的访问性能。     

应用透明的超算多层存储加速技术研究

在E级计算时代,超算系统一般使用多层存储架构以满足应用数据访问的容量和性能需求,这种架构中不同层次的存储介质差异较大,难以实现统一名字空间管理,往往需要应用修改数据访问流程才能最大程度利用到多层存储的性能和容量优势。针对多层存储统一名字空间的问题,提出针对非易失性双列存储模块（NVDIMM）的块级缓存和针对突发缓冲存储（BB）的文件级缓存技术。基于NVDIMM的块级缓存技术对缓存窗口灵活控制,以支持数据块粒度的异步读写,实现NVDIMM与BB层统一名字空间管理;基于BB的文件级缓存技术将数据缓存在BB层中,并动态迁移和管理文件副本,实现BB层与传统磁盘文件系统统一名字空间管理。在神威E级原型验证系统中的测试结果表明,所提出的两种技术较好地解决了多层存储的透明加速难题,NVDIMM块级缓存与BB相比,在缓存窗口16 MB时128 KB顺序读写带宽分别提升27%和36%,8 KB随机读写带宽分别提升20%和37%;基于BB的文件缓存技术利用BB的高带宽支撑数据访问,与全局文件系统相比,128 KB顺序读写带宽分别提升55%和141%,8 KB随机读写带宽分别提升163%和209%。此外,实际应用的测试也表明以上两种缓存技术具有透明的存储加速效果。     

FPGA的多路数据并行录取和时序资源优化

PCIe总线在雷达系统中应用日益广泛,但FPGA内部集成的PCIe硬核数量有限,难以满足雷达并行录取多种数据的需求.为此,本文提出了一种改进的PCIe DMA数据传输方法,利用Xilinx FPGA集成的单个PCIe硬核实现了多路数据在高速传输情况下的并行录取.针对实现过程中遇到的时序问题,提出了采用多级FIFO级联方法进行时序优化.依据Xilinx FPGA的时钟网络特点,对时钟资源进行优化,便于日后系统的扩展和升级.