一种快速产生 3D 图形系统的帧存储器设计

介绍了一种支持高性能的图形图象系统的帧缓存的体系结构。在此系统中利用ＳＩＭＤ、存贮器交叉和流水线三种并行技术以及ＣＡＣＨＥ来提高更新帧缓存中象素数据的速率；图形处理器可以按行、列或一个任意的矩形块同时存取Ｎ／２个象素（Ｎ为帧缓存的模块数）。系统中的Ｚ－ＢＵＦＦＥＲ可以提高三维消隐面算法的效率。     

一种快速发生3D图形系统的帧存储器设计

介绍了一种支持高性能的图形图象系统的帧缓存的体系结构。在此系统中利用ＳＩＭＤ、存贮器交叉和流水线三种并行技术以及ＣＡＣＨＥ来提高更新帧缓存中象素数据的速率；图形处理器按行、列或一个任意的矩形块同时存取Ｎ／２个象素（Ｎ为帧缓存的模块数）。系统中的Ｚ－ＢＵＦＦＥＲ可以提高三维消隐面算法的效率。     

高速缓存体FIFO的帧中断管理方法

针对在高速采集中使用ＦＩＦＯ（先入先出存储器）作为缓存体出现的各种问题,本文提供了一种新的管理方法：通过对ＦＩＦＯ 的分帧与编址,并设定相应的中断信号,定时对ＦＩＦＯ的存储信息进行更新和记录,准确及时地进行信号触发和控制信号缓存长度,并确定所采集信号的起点。文章首先介绍了数据采集系统中ＦＩＦＯ 的工作原理,然后系统地描述了帧中断管理方法的原理以及工作过程。     

基于局部复杂度的环境遮挡

为了提高基于屏幕空间的环境遮挡算法(SSAO)的渲染速度,利用局部复杂度的帧间连续性,提出一种SSAO加速算法.首先为每个像素定义局部复杂度,其中局部复杂度相似的像素会有近似的环境遮挡(AO)值;在此基础上,利用帧间相关性,对于当前帧的像素p,若能在前几帧中找到与它有近似局部复杂度的某个像素,则可以直接复用前面帧的像素的AO值而无需重新计算;最后针对AO复用过程中产生的累积误差提出一种避免误差的方法.实验结果表明,在不影响效果的情况下,该算法可以将SSAO的渲染速度提高10%~40%.     

基于SOPC及图形加速引擎的座舱显示系统

提出一种基于可编程片上系统和图形加速引擎的飞机座舱综合显示系统设计方案。为避免图形加速引擎直接对帧存储器进行零碎操作导致的存储器操作瓶颈,引入图形缓存机制。根据图形像素的存储特点提出“远区域优先”图形缓存页面淘汰算法。对汉字及自定义位图等操作采取软硬件结合的方式达到系统性能和资源利用的平衡,利用硬件锁保证帧存储器一致性。通过对模块进行波形仿真实现系统级仿真结果的可视化验证。     

基于OpenGL驱动的三维场景重构

基于OpenGL环境,提出利用场景渲染结果即帧缓存数据(主要包括颜色缓存及深度缓存)进行局部三维场景重构的方法.根据投影变换原理和深度缓存特点研究了逆投影变换,得到了三维点元的重构方法.在此基础上,利用帧缓存数据重构每像素对应的三维点元,从而构成相机坐标系下的三维点云模型,即原始三维场景在当前相机视角下的离散采样,被定义为虚拟视模型.根据透视投影和帧缓存的特点,分析了虚拟视模型的点位精度,实验表明虚拟视模型具有较高的相对精度.提出的场景重构方法具有天然的多分辨特性,支持场景简化与流式传输以及独立于场景的具体表示形式,可采用拦截方式从一般三维软件中实时重构虚拟视模型,从而提供了一种获取三维数据的新方法.     

PVFS客户端目录缓存设计与实现

缓存技术是提高并行文件系统性能的关键性技术。在并行文件系统中实现客户端目录缓存，不仅可以减轻目录服务器的压力，避免目录服务器成为系统瓶颈，而且可以简化客户端操作过程，提高并行文件系统的性能。该文对PVFS并行文件系统进行了分析，建立了客户端目录缓存模型；就客户端目录缓存实现的一些关键性问题，如缓存池开辟位置、一致性等问题进行了研究，给出了解决方法，并在此基础上实现了一个客户端目录缓存的原型系统。测试结果表明，加入缓存后，PVFS系统性能有所提高。     

一种抑制封闭式多投影仪显示系统的光干扰方法

360°全封闭式多投影显示系统中,为了减少各投影画面出现光线多次漫反射相互干扰,采用基于数字图像处理技术的校正方法对帧缓存的图像进行预处理,通过分析光干扰前后投影图像像素值的变化,建立帧缓存图像、光干扰前投影图像、光干扰后投影图像这三者之间的模型关系,得出预处理校正方案。经过实验证明,该技术对由封闭式多投影显示系统光干扰造成的图像对比度降低是可行的,且得到了很好的效果。     

基于块均值的运动目标检测系统

构建了基于FPGA的运动目标检测系统,系统包括视频数据的采集、缓存、显示、色彩空间转换及运动目标检测等模块。运动目标检测采用基于块均值的帧间差分法,这种方法有效地减少了需要存储和运算的数据量,降低了像素噪声对检测结果的影响。经测试,该系统能提供清晰稳定的监控画面,实现640像素×480像素,30帧/s视频信号的运动目标实时检测,并能在检测到运动目标后立刻发出报警信号。本系统消耗的逻辑资源较少,能够在小规模的FPGA芯片上实现,可推广应用于社区安防、生产安全监控等领域。     

并行虚拟文件系统客户端缓存技术研究与实现

缓存技术是一种提高文件系统性能的关键性技术．在并行文件系统中实现客户端缓存，既能够减轻集群服务器系统的通信负载，又能有效地提高文件系统的性能．对PVFS并行文件系统进行了分析，建立了客户端缓存模型，就客户端缓存实现的一些关键性问题，如一致性、查找、替换等进行了研究，给出了解决方案，并在此基础上实现了一个客户端缓存的原型系统．测试结果表明，加入缓存后，PVFS整体性能有明显的提高．     

基于DSP和FPGA的座舱图形显示系统关键技术研究

本文针对飞机座舱图形显示的特点，在硬件上利用DSP和FPGA实现了基于动态可重构技术的图形显示系统设计方案．通过对实际系统的研究，本文还提出了一种新型的并行流水线帧存体系结构，它能够更有效地高速传输图形数据．这样整个方案能有效地提高图形生成和显示速度，解决了在图形显示系统中的速度瓶颈问题．     

高速三维实时图象帧缓存设计

该文提出了一种新的高速三维实时图象系统的设计方法,大对图象存储算法分析的基础上,根据算法内在的并发性,提出了一种流水式多ＳＩＭＤ并行三维图象处理结构,这种结构可使图象处理器按行、列或一个任意的矩形块同时存取帧缓存的象素,从而可解决图象分块并行处理时交界处不应有的变异问题。     

并行线程技术在IP网络语音通话中的应用

本文介绍了利用Windows并行线程技术实现实时的IP网络语音通话的方法，提出用双线程的TCP连接进行数据帧传输和一个数据帧自适应缓存的方法，进一步改善系统在复杂网络环境下工作的实时性和连续性。     

一种有效的GIS缓冲区生成算法

缓冲区分析是地理信息系统重要的空间分析功能之一。文章通过运用旋转点变换公式和递归方法,对缓冲区双线圆弧矢量生成算法作了进一步改进,简化了平行线生成和尖锐角光滑校正过程,很好地解决了缓冲区边线的自相交问题。另外,对单侧线缓冲区、复杂面要素缓冲区的生成以及缓冲区重叠合并问题,均给出了具体的解决方案,形成了一套完整的快速高效的缓冲区矢量生成算法,并结合实例给出了算法的具体实现步骤。     

基于组件的虚拟仪器软件模型

提出一种虚拟仪器软件模型,采用组件化设计提高了虚拟仪器的灵活性与扩展性,并且在组件中使用多线程和缓冲区,通过任务并行处理提高虚拟仪器的性能.     

An efficient buffer memory system for subarray access

Many current graphical display systems utilize a buffer memory system to contain a two-dimensional image array to be modified and displayed. In order to speed up the update of the buffer memory system, it is required that the buffer memory system accesses many image points within an image subarray in parallel. This paper proposes an efficient buffer memory system for a fast and high-resolution graphical display system. The memory system provides parallel accesses to pq image points within a block(p×q), a horizontal (1×pq), a vertical (pq×1), a forward-diagonal, or a backward-diagonal subarray in a two-dimensional image array, M×N, where the design parameters p and q are all powers of two. In the address calculation and routing circuit of the proposed buffer memory system, the address differences of the five subarrays are prearranged according to the index numbers of memory modules and stored in two static random access memories (SRAMs), so that the address differences are simply added to the base address to obtain the addresses according to the index numbers of memory modules. In addition, for the fast address calculation, one single multiplication operation in the base address calculation is replaced by a SRAM access, so that the multiplication operation can be performed during the SRAM access for the address differences for the case when N is not a power of two. The address calculation and routing circuit proposed in this paper is improved in the hardware cost, the complexity of control, and the speed over the previous circuits     

Communication‐aware thread mapping using the translation lookaside buffer

Threads of parallel applications need to communicate in order to fulfill their tasks. The communication performance between the cores in modern multi‐core architectures differs because of the memory and interconnection hierarchies. In these architectures, it is important to map the threads of parallel applications by taking into account the communication between them, to improve their performance and energy consumption. In parallel applications based on shared memory, communication is implicit, which makes it difficult to detect the communication pattern between the threads. In this paper, we introduce a new lightweight mechanism to detect the communication pattern between threads of shared memory applications using the translation lookaside buffer. Our mechanism relies on hardware features, which make it transparent to the programmer and allow the detection to be performed by the operating system during the execution of the application. We also developed a heuristic mapping algorithm that uses the detected pattern to dynamically map the threads to cores. Experiments were performed with applications from the NAS‐OMP and PARSEC parallel benchmark suites in a simulated machine as well as a real machine. Results show that our mechanism can substantially improve parallel application performance, as well as processor and DRAM energy consumption. Copyright © 2015 John Wiley & Sons, Ltd.     

Adaptive parallel rendering on multiprocessors and workstationclusters

This paper presents the design and performance of a new parallel graphics renderer for 3D images. This renderer is based on an adaptive supersampling approach that works for time/space-efficient execution on two classes of parallel computers. Our rendering scheme takes subpixel supersamples only along polygon edges. This leads to a significant reduction in rendering time and in buffer memory requirements. Furthermore, we offer a balanced rasterization of all transformed polygons. Experimental results prove these advantages on both a shared-memory SGI multiprocessor server and a Unix cluster of Sun workstations. We reveal performance effects of the new rendering scheme on subpixel resolution, polygon number, scene complexity, and memory requirements. The balanced parallel renderer demonstrates scalable performance with respect to increase in graphic complexity and in machine size. Our parallel renderer outperforms Crow's scheme in benchmark experiments performed. The improvements are made in three fronts: (1) reduction in rendering time, (2) higher efficiency with balanced workload,: and (3) adaptive to available buffer memory size. The balanced renderer can be more cost-effectively embedded within many 3D graphics algorithms, such as those for edge smoothing and 3D visualization. Our parallel renderer is MPI-coded, offering high portability and cross-platform performance. These advantages can greatly improve the QoS in 3D imaging and in real-time interactive graphics