一种适用于谐波电网环境的新型锁相环技术

电网同步锁相技术是分布式发电系统并网运行的关键技术.针对传统单相自然坐标系锁相环(PLL)存在倍频谐波及同步坐标系锁相环存在构造虚拟正交信号且无法完全抑制电网谐波的问题,本文提出一种无需生成虚拟正交信号的单相锁相环方法.所提方法在传统自然坐标系锁相环的基础上嵌入级联式控制结构,由于该结构对应的开环系统会在鉴相器输出的各次谐波处产生谐振尖峰,所以相应谐波会在闭环控制作用下被完全滤除,从而该锁相环能提取出更为纯净的频率和相位信息.最后,在不同电网条件下对所提方法进行测试,结果验证了该方法的正确性和优越性.     

动态饱和鉴相鉴频器

在鉴相鉴频器的复位路径中插入可变延迟单元,利用反馈动态调节延迟时间,可消除死区并且不受环境变化的影响;采用多级鉴相鉴频器,可扩展鉴相鉴频器的工作范围,改善输入输出的非线性,提高鉴相鉴频性能。文章综合两者的优势,提出了一种动态饱和鉴相鉴频器,并把其应用在锁相环中,结果表明该电路在增加的功耗开销小于0.44%的情况下,使得锁相环的锁定时间减小了14%。     

北斗B1信号捕获跟踪算法的软件仿真研究

针对北斗B1频率的I支路信号,设计并实现了北斗软件接收机的基带处理部分;阐述了北斗B1频点信号的扩频体制和产生过程,并行码相位搜索捕获策略以及鉴相辅助跟踪环路,并设计了二阶数字环路滤波器;同时采用Matlab软件,仿真北斗中频数字信号,编码实现捕获跟踪算法,并分别通过对仿真信号和真实卫星信号的捕获跟踪,验证捕获跟踪算法的可行性,并提出锁频环辅助锁相环算法的改进思路;为进一步开展北斗软件接收机相关技术研究打下了基础。     

一种多相延迟锁相环的自校准方案

芯片间数据传输速率的不断提高,导致系统对时钟信号的要求越来越高.延迟锁相环在各种高速通信系统中提供多相位时钟,其相位精度直接影响到数据的误比特率.然而,因鉴相器器件失配引起的相位误差问题在时钟频率提高的同时愈发明显.针对一种基于OTA的延迟锁相环电路鉴相器失配问题,提出了一种环路自校准方案,同时给出校准电路的Verilog-A行为级模型.当鉴相器中两个或门电路之间存在失配误差时,将会在OTA输入端以失调电压的形式引起输出相位偏移;校准电路能够对该失调电压实现检测与计算,并补偿至环路中,使得理想反馈时钟条件下,OTA输入端电压保持相同,压控延迟线延时不再改变,最终能够有效减小因鉴相器失配引起的输出时钟相位误差.基于TSMC 40nm CMOS工艺完成了4相DLL电路的设计,其工作频率范围能够达到10 GHz~12 GHz;联合校准电路模型,通过电路-模型混合仿真结果显示:校准前后,输出时钟相位误差均方值从300fs降低至30fs.     

54Mb/s NRZ时钟数据恢复电路的设计与实现

提出一种采用双环路的时钟数据恢复电路,电路采用改进型Hogge鉴相器;鉴相环电荷泵充放电电流为13.06μA,改善了输出时钟的抖动影响;压控振荡器采用四级环型振荡结构,由伪差分结构延迟单元组成,降低了系统电路设计难度,减小了VCO的增益。通过Cadence软件的Spectre工具仿真,能够顺利地从54Mb/s的非归零码数据中提取出54MHz的同步时钟,时钟占空比为50%,满足设计要求。     

基于FPGA的LCR测试仪

介绍了一种LCR测试仪,它利用FPGA实现直接数字频率合成,产生波形好、幅值稳定的正弦波作为测试激励信号;相敏检波器设计方法独特,利用数字全波鉴相,提高了鉴相效率,改善了鉴相效果;采用了基于自由轴伏安测量法的测量原理和四端测量技术,并用C语言实现分布参数校正.     

1.244GHz 0.25μm CMOS低功耗锁相环

采用TSMC公司的标准0.25μm CMOS工艺,设计并实现了一个全集成的1.244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6.1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.     

一种用于高速锁相环的零死区鉴频鉴相器

本文探讨鉴频鉴相器(PFD)设计中死区的产生原因和消除方法。设计了一种用于高速锁相环的零死区PFD。这种PFD采用无反馈回路结构,在保证死区为零的前提下,兼顾功耗和速度性能。尤其适用于基于锁相环的高速时钟和数据恢复电路(CDR)、高速频率合成器等对速度和抖动性能有很高要求的电路。     

浅析150kW短波发射机高周鉴相器的使用

本文结合高周鉴相器的运行原理，对其在机型为TBH522的150kW短波发射机中的应用进行了分析，并且指出了发生故障的主要因素，需要在高周鉴相器应用维护的时候注意把握。