基于HERMES NoC的片上网络容错方法研究

为解决片上网络的可靠性问题,以HERMES NoC(Network-on-Chip)为基础,首先设计了具有容错功能的HERMES交换器;同时提出了基于HERMES的端到端、交换到交换的前向纠错(FEC)和检错重发(ARQ)的容错机制。最后对采用Ham-ming、DAP、BSC三种码的容错机制进行了仿真综合,比较了六种容错机制的面积、延迟和功耗开销。结果显示面积节省型比低延迟交换到交换和端到端更节省开销,DAP码面积和功耗开销最小,但重传却具有更好的容错性能。     

高速Berlekamp-Massey算法结构及电路实现

介绍了两种用于二进制BCH解码器的高速Berlekamp—Massey算法实现方案。在加入寄存器以减少关键路径的延时从而提高电路速度的基础上，一种方法是采用有限域乘法器复用的方法降低电路的复杂度；另一种方法则通过对有限域乘法器进行流水线设计，进一步提高电路的工作速度，实现超高速应用。设计中充分利用了二进制BCH码中Berlekamp—Massey算法迭代计算时修正值间隔为零的性质，用超前计算的方法减少了运算周期的增加。提出的方案可用于设计高速光通信系统的信号编解码芯片。     

光纤通信用高速级联码编解码器的设计

研究了满足ITU G.975.1协议规范的高速RS-BCH级联码编解码器的设计,其中包括并行编码器、8个RS解码器和8个并行度为8的BCH解码器.采用流水线和并行技术相结合的方法提高了速度.通过解关键方程模块的共享,节省了硬件资源,实现了速度与面积的良好折中.该编解码器已在Xilinx Vertex5 FPGA上实现,...     

并行BCH伴随式计算电路的优化

随着通信系统的速率越来越高,对BCH译码器吞吐量的要求也不断提高。由于BCH码是串行的处理数据,在吞吐量大的应用时一般需要并行处理,但这会导致电路的复杂度显著增加。本文主要研究并行伴随式计算电路的优化。通过合并输入端的常量乘法器,得到改进的并行伴随式结构。该结构克服了传统方法只能对局部的乘法器进行优化的缺点,可以对全部乘法器进行优化,从而有效的减少逻辑资源。实验结果表明,对于并行度为64的BCH(2040,1952)译码器,本文的优化结构可以节省67%的逻辑资源,而且在并行度、纠错能力和码长变化时,仍然可以获得较好的优化结果。      

电工行业若干技术政策刍议

十一届三中全会以后,建设社会主义四个现代化的纲领逐步具体化,对电工行业的要求也日益明确。在这些总方针的指导下,电工行业的科学技术工作有了较明显的进展。一九七八年以来,电工科技方面主要抓了以下几个环节:电工产品更新换代规划及其组织实施;全面推行与贯彻国际电工通用标准l试行发放生产许可证;在电工产品设计工作会议上明确了要适应开放、竞争的形势,把在行业中推行的产品统一设计改为多种形式的非强制性的产品联合设计;科技攻关和重大成套设备的研制;引进国外先进电工产品的制造、设计技术;试行工地总代表制搞好成套产品的技术服务;制定电工行     

铀矿床的研究

安大略省布莱克斯特金湖区的铀矿化最近在尼皮贡湖区所作的地质填图揭示出一个新铀矿点。J.F.Scott随后证实在安大略省布莱克斯特金湖区东面有一个铀矿点。铀矿化主要呈充填状产在北西走向的太古代(?)含铁岩石     

北萨斯喀彻温的地质和铀矿床

概述本文的目的是提供一些有关北萨斯喀彻温阿萨巴斯卡盆地的地质和矿床背景资料。论述问题包括:①矿床位置和见矿年代顺序;②北萨斯喀彻温的地质概况;③不整合型矿床的成因和研究的成因模式;④阿萨巴斯卡盆地矿床的地质背景、勘探历史、矿化、控矿因素、规模和开拓计划。重点是拉比特湖、科林斯湾和凯湖矿床。     

动员起来,为加速电工产品采用国际标准的工作而奋斗

自从一九七九年六月,原国家标准总局和原一机部联合发出通知要求电工产品积极采用IEC 标准以来,三年已经过去了。在这段时期中,各专业的同志们做了大量工作,通过工作实践,对采用国际标准的重要性和意义,在认识上深化了,对采用的工作方法上也比较有条理了。归纳整理这些观点,经验和工作方法将为加速电工行业采用国际标准的工作创造有利的条件。     

一个用于背板通信的24Gb/s高速自适应组合均衡器

本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器（Continuous Time Linear Equalizer,CTLE）和2抽头判决反馈均衡器（Decision Feedback Equalizer,DFE）的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方（Least Mean Square,LMS）算法电路控制DFE系数的自适应.电路采用IBM 0.13μm BiCMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm²,在3.3V的电源电压下,功耗为624mW.     

片上网络的低功耗编码方法研究

从编码的角度出发,对降低片上网络的互连线功耗的方法进行了分析和研究.通过在片上微网络中采用纠错编码降低互连线电压摆幅的方法,在保证可靠性的同时,降低了功耗,实现了可靠性与功耗的合理折中.采用避免串扰码有效地减少线间耦合,从而达到降低线间耦合功耗的效果.并对纠错码与避免串扰码相结合降低互连线功耗的方法进行了分析.采用0.13μm CMOS工艺对各种编码方案进行了功耗仿真,结果显示:几种方案中联合编码方案节省功耗的效果最为明显.