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高效结构的多输入浮点乘法器在FPGA上的实现 总被引:1,自引:0,他引:1
传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。 相似文献
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一种高效结构的多输入浮点加法器在FPGA上的实现 总被引:3,自引:1,他引:3
传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级流水线内完成的一种高效多输入浮点加法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试
试数据。 相似文献
试数据。 相似文献
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无论是实现直扩信号的盲解扩还是扩频码序列恢复,严格的同步都是算法的关键,同步精度对扩频码序列估计的误码性能有着重要影响。为此提出了一种基于相关脉宽峰值搜索的直扩信号盲同步算法,仿真分析表明,该算法能够较好运用于低信噪比条件下直扩信号的同步点估计。 相似文献
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通过仿真,比较了逆QRD—RLS算法和LMS算法的性能。在此基础上,推导并总结了一种基于κλ旋转的无开方无除法的逆QRD—RLS算法。分析表明该算法在估计残差的同时可以方便地提取最优权值。并以4元阵为模型,用该算法设计了波束成形器。 相似文献