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871.
目前浮点乘加部件的算法研究和实现已成为高性能微处理器研究的热点之一,对其进行测试也显得尤为重要和必要。论文介绍了一种浮点乘加的测试方法,并从特殊值和随机数两个角度进行测试。  相似文献   
872.
随着面向数字信号处理以及其他相关领域的专用微处理技术的发展,浮点乘加运算变得日益重要。该操作将乘法和加法相融合,节省了整个运算的执行延时。基于多通路的思想,本文提出一种改进的多通道浮点乘加器结构。根据对阶时A相对于B×C乘积的位置,将整个处理过程分为四条数据通路,采用不同的数据处理通路,避免了不必要的处理延时。通过对比得出:多通道浮点乘加器无论在速度以及功耗上,都具有一定的优势。  相似文献   
873.
43位浮点流水线乘法器的设计   总被引:1,自引:0,他引:1       下载免费PDF全文
梁峰  邵志标  孙海珺   《电子器件》2006,29(4):1094-1096,1102
提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15.4%。  相似文献   
874.
提出了一种瞬时浮点ADC电路的设计方案,论述了循环放大与自动校零算法、浮点ADC原理及其实现方法.该电路可实现失调误差自动补偿、快速增益自适应控制以及浮点模数转换等,其全局和瞬时动态范围分别达到150 dB、90 dB,采样速率达80~130 ks/s,有效精度达25 bit.  相似文献   
875.
提取图象元件的几何特性在图象的物体识别中是一个非常重要的步骤。文章提出了一个在SIMD-MCC计算机上实现的提取图象力矩的并行算法,此算法采用了一种级联部分和的方法来同时计算一个幅图象m个元件力矩特性。这种方法的基本思想是将一个二维力矩分解为许多垂直力矩和一个水平力矩,对前者采用数据并行性、对后者实施任务并行性。对于一幅包含m个元件的n×n图象,计算其m个力矩的时间花费为O([m/n]n)。和现有算法相比,其速度有了较大提高。  相似文献   
876.
为提高威焱831平台的多媒体处理能力,解决H.264解码器解码效率低的问题,在提出SIMD指令级优化方法的同时,提出一种面向帧拷贝的优化方法。通过分析开源软件FFmpeg中H.264解码器的并行化特性,使用威焱平台性能分析工具解析影响视频解码性能的热点函数。采用手工嵌入SIMD汇编指令的方式对关键模块热点函数进行优化,通过FFmpeg源码编译过程链接汇编实现的内存操作函数memcpy提升内存拷贝速度。实验结果表明,威焱831平台视频解码的平均性能提高26%,推动了威焱831处理器在多媒体应用领域的发展。  相似文献   
877.
多序列比对是生物信息学中十分常用的序列分析方法,主要用于分析分子进化关系、基因组分析、找出DNA序列之间的共同结构特征,从而准确判断序列结构和功能之间的具体联系。现今广泛使用的多序列比对方法主要分为渐进式比对和迭代式比对两种方式,但这两种方式在进行多序列比对时的时间开销相对较大,且比对结果准确性和复杂度受限于待比对序列的质量和相似度。相对来说,星比对算法的时间复杂度更低,常用于高相似度序列之间的比对。但对低相似度序列进行比对时,其结果精度还有待提高。针对星比对算法在低相似度序列中精度较差问题,文章提出了利用偏序图生成的共识序列对星比对算法进行了优化,结合SIMD并行策略加快共识序列的产生,从而扩大了算法的应用范围,提高了比对结果准确度,该研究最后通过实验证明了算法优化的有效性。  相似文献   
878.
针对一种改进的浮点乘加器结构,对关键路径的延时进行定量的估算,并将其与传统乘加器结构的延时进行比较。  相似文献   
879.
马云峰 《电测与仪表》2007,44(7):53-56,7
采用浮点放大器和CPLD设计了多通道数据采集系统.其中浮点放大器根据输入信号范围,选择适当的放大倍数,保证了数据采集系统的动态测量范围;CPLD具有丰富的内部资源和大量I/O管脚,处理速度快,可实现灵活多变的控制流程;双端口RAM作为A/D转换与CPU之间的桥梁,为高速数据吞吐提供了有力的硬件支持;结合以上几方面的优势,系统总体上实现了高速、高精度数据采集.  相似文献   
880.
一种基于牛顿迭代的快速收敛指数算法的设计与实现   总被引:1,自引:0,他引:1  
针对IEEE-754标准浮点指数运算的要求,通过对现有的几种指数运算硬件实现方法的分析,结合牛顿迭代原理推导出一种新的按指数速度收敛的算法,并用Verilog HDL语言实现了一个精度为56位的指数运算单元。该算法通过查表和乘法来实现迭代操作,并通过增加迭代次数来降低查找表的大小。所实现的运算单元采用九级流水线结构,工作频率可以达到200MHz。  相似文献   
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