一种双精度浮点乘法器的设计

设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积，用阵列和树的混合结构实现对部分积的相加，同时，还采用了快速的四舍五入算法，以提高乘法器的性能。把设计的乘法器分为4级流水线，用FPGA进行了仿真验证，结果正确；并对FPGA实现的时序结果进行了分析。     

对偶基上改进CDPD系统RS编解码器的实现

以蜂窝数字分组数据系统(CDPD)中的RS(63，47)码为例，提出了一种建立在伽罗华域(Galois Fields)对偶基乘法器基础上的改进的Reed—Solomon绝解码器。针对CDPD系统的特点，对乘法器、欧几里德算法进行改进，并且应用流水线设计来优化系统，从而提高了编解码速度和性能，节省了硬件资源。该设计不但完全满足CDPD系统的设计要求，而且电路结构便于超大规模集成电路(VLSI)的实现，具有广泛的适用范围。     

基于相关检测的电容传感器的研究

介绍了一种高精度的电容传感器，应用相关检测技术，利用集成乘法器AD835来检测电容传感装置电容量的微小变化。这种方法比传统的电容检测传感器精度提高数百倍，而且系统不受外界缓变量的影响。该系统已在纤维检测方面得到很好的应用。     

一种新型真对数放大器的研究

介绍了传统真对数放大器的两种实现方式:双增益真对数放大器、并联求和真对数放大器。对这两种真对数放大器的不足进行了分析,并提出了一种基于连续检波式对数放大器、限幅放大器和乘法器的新型真对数放大器实现方法。测试结果表明,该新型真对数放大器的动态范围达88 dB(±1 dB误差)/76 dB(±0.5 dB误差),整个电路功耗为0.25 W。     

高速数字PID控制器的ASIC设计

在传统数字ＰＩＤ控制器中，计算占据了大量的时间。因此，在很多场合需要一种运算速度很高而同时又具有高性能价格比的硬件实现形式。本文首先给出了一种实现有符号数相乘的并行定点乘法器设计方案，在此基础上提出了高速数字ＰＩＤ控制器的ＡＳＩＣ设计方案，随后介绍了控制器的版图设计以及逻辑模拟，结果证明设计是成功的。     

0.5级电子式电能表的设计与实现

本文论述了一种普及型电子式电能表的设计原理和实现方法，具体讨论了时分割乘法器和电流互感器的组成和误差分析，最后给出测试结果。     

多功能数字信号调制器的研究

本文介绍以８０３１单片机为核心的数字信号调制器的实现原理，由于采用了倍频技术和复合波形合成技术，因而这种数字信号调制器的传输速率在１００－９６００ｂｉｔ／ｓ范围内可调，并且在ＡＳＫ、ＦＳＫ、ＰＳＫ、ＤＰＳＫ、ＱＡＭ等信号调制方式可供选择，以便适用于各种特性的信道。     

低噪声晶振16次倍频源

本文介绍了低噪声高次倍频器的设计原理及低相位噪声晶振１６次倍频信号源。     

采用FPGA实现的8位高速并行乘法器

利用Altera公司的MAX PLUSⅡ软件及FPGA器件中的FEX10K10芯片来实现8位并行乘法器。对设计的器件进行了仿真。结果表明本设计是正确的。要用FPGA设计电路大在缩短了设计周期，降低了开发成本。     

Arithmetic computation in the tile assembly model: Addition and multiplication

Formalized study of self-assembly has led to the definition of the tile assembly model [Erik Winfree, Algorithmic self-assembly of DNA, Ph.D. Thesis, Caltech, Pasadena, CA, June 1998; Paul Rothemund, Erik Winfree, The program-size complexity of self-assembled squares, in: ACM Symposium on Theory of Computing, STOC02, Montreal, Quebec, Canada, 2001, pp. 459–468]. Research has identified two issues at the heart of self-assembling systems: the number of steps it takes for an assembly to complete, assuming maximum parallelism, and the minimal number of tiles necessary to assemble a shape. In this paper, I define the notion of a tile assembly system that computes a function, and tackle these issues for systems that compute the sum and product of two numbers. I demonstrate constructions of such systems with optimal Θ(1)$\Theta \left(1\right)$ distinct tile types and prove the assembly time is linear in the size of the input.