65nm CMOS工艺的低功耗加固12T存储单元设计

随着CMOS工艺尺寸的不断缩减,存储单元对高能辐射粒子变得更加敏感,由此产生的软错误和因电荷共享导致的双节点翻转急剧增多.为了提高存储单元的可靠性,提出一种由4个PMOS晶体管和8个NMOS晶体管组成的抗辐射加固12T存储单元,并由NMOS晶体管中的N_1和N_2以及N_3和N_4构成了堆叠结构来降低存储单元的功耗;其基于物理翻转机制避免了存储节点产生负向的瞬态脉冲,在存储节点之间引入的负反馈机制,有效地阻碍了存储单元的翻转.大量的HSPICE仿真结果表明,所提出的存储单元不仅能够完全容忍敏感节点的翻转,还能够部分容忍电荷共享引起的敏感节点对翻转;与已有的存储单元相比,所提出的存储单元的功耗、面积开销、读/写时间平均减小了18.28%, 13.18%, 5.76%和22.68%,并且噪声容限的值较大;结果表明该存储单元在面积开销、存取时间、功耗和稳定性方面取得了很好的折中.     

3D-IC中基于时分复用的TSV蜂窝容错设计

三维芯片(3D-IC)通过硅通孔(TSV)技术来实现电路的垂直互连,延续了摩尔定律,但在制造、绑定等过程中,TSV容易引入各类缺陷。添加冗余TSV是解决该问题的有效方法之一,但TSV面积开销大、制造成本高。提出一种基于时分复用(TDMA)的TSV蜂窝结构容错设计方案,它基于时间对信号TSV进行复用。实验结果表明,与一维链式TDMA结构相比,蜂窝TDMA结构提高了30%的故障覆盖率,并且故障覆盖率随着蜂窝阵列的扩展持续提升。在64TSV阵列中,与一维TDMA结构相比,蜂窝拓扑结构的面积开销降低了10.4%。     

基于 C 单元的抗干扰低功耗双边沿触发器

快速增长的功耗是 VLSI 设计中的重要问题,特别是输入信号中存在毛刺,双边沿触发器的功耗将会显著增大。 为了有 效降低功耗,提出了一种基于 C 单元的抗干扰低功耗双边沿触发器 AILP-DET,结构采用快速的 C 单元,不仅能够阻塞输入信号 存在的毛刺,阻止触发器内部冗余跳变的发生,降低晶体管的充放电频率;而且增加了上拉-下拉路径,降低了其延迟。 相比现 有的双边沿触发器,AILP-DET 只在时钟边沿采样,有效降低了功耗。 通过 HSPICE 仿真,与 10 种双边沿触发器相比较, AILP-DET 仅仅增加了 7. 58%的延迟开销,无输入毛刺情况下总功耗平均降低了 261. 28%,有输入毛刺情况下总功耗平均降低了 46. 97%。 详尽的电压温度波动分析表明,该双边沿触发器对电压、温度等波动不敏感。     

基于忆阻器的图卷积神经网络加速器设计

图卷积神经网络(GCN)在社交网络、电子商务、分子结构推理等任务中的表现远超传统人工智能算法,在近年来获得广泛关注。与卷积神经网络(CNN)数据独立分布不同,图卷积神经网络更加关注数据之间特征关系的提取,通过邻接矩阵表示数据关系,因此其输入数据和操作数相比卷积神经网络而言都更加稀疏且存在大量数据传输,所以实现高效的GCN加速器是一个挑战。忆阻器(ReRAM)作为一种新兴的非易失性存储器,具有高密度、读取访问速度快、低功耗和存内计算等优点。利用忆阻器为CNN加速已经被广泛研究,但是图卷积神经网络极大的稀疏性会导致现有加速器效率低下,因此该文提出一种基于忆阻器交叉阵列的高效图卷积神经网络加速器,首先,该文分析GCN中不同操作数的计算和访存特征,提出权重和邻接矩阵到忆阻器阵列的映射方法,有效利用两种操作数的计算密集特征并避免访存密集的特征向量造成过高开销;进一步地,充分挖掘邻接矩阵的稀疏性,提出子矩阵划分算法及邻接矩阵的压缩映射方案,最大限度降低GCN的忆阻器资源需求;此外,加速器提供对稀疏计算支持,支持压缩格式为坐标表(COO)的特征向量输入,保证计算过程规则且高效地执行。实验结果显示,该文加速器相比CPU有483倍速度提升和1569倍能量节省;相比GPU也有28倍速度提升和168倍能耗节省。     

一种65 nm CMOS低功耗加固SRAM单元

提出了12管低功耗SRAM加固单元。基于堆叠结构,大幅度降低电路的泄漏电流,有效降低了电路功耗。基于两个稳定结构,可以有效容忍单粒子翻转引起的软错误。Hspice仿真结果表明,与相关加固结构相比,该结构的功耗平均下降31.09%,HSNM平均上升19.91%,RSNM平均上升97.34%,WSNM平均上升15.37%,全工作状态下均具有较高的静态噪声容限,表现出优秀的稳定性能。虽然面积开销平均增加了9.56%,但是,读时间平均下降14.27%,写时间平均下降18.40%,能够满足高速电子设备的需求。     

基于间隔分组的TSV聚簇故障冗余结构

由于不成熟的工艺技术和老化影响,基于硅通孔(Through Silicon Via,TSV)的三维集成电路(Three-Di-mensional Integrated Circuit,3D IC)中易发生聚簇故障,而降低芯片良率.为修复TSV聚簇故障,本文提出基于间隔分组的故障冗余结构.通过间隔分组将聚簇的TSV故障分散到不同冗余组从而利用各组的冗余资源修复,并利用MUX链实现组间共享冗余资源.实验结果表明,相较传统的路由、环形、切换转移冗余结构,本文结构修复率分别提高27.5％、62.7％及11.4％.并且在聚簇严重的情况下,本文结构修复率保持接近100％.     

基于硅通孔绑定后三维芯片测试调度优化方案

三维芯片(3D-SIC)通过硅通孔TSV技术实现电路的垂直互连,有效提高了系统集成度和整体性能。由于三维芯片测试中,用于测试的引脚数和TSV数目以及测试时功耗的限制都对测试时间有很大的影响,拟提出一种装箱问题思想的测试方案,针对每层只有一个晶片的"单塔"结构和每层有多个晶片的"多塔"结构进行测试调度优化。该优化方案在控制测试引脚数、测试TSV数目与测试功耗的同时,能有效缩短测试时间。实验结果表明,与同类方案相比,在多种限制条件和不同结构中,都有着显著的优化结果。其中"单塔"最高优化45.28%的测试时间,"多塔"最高优化了27.78%的测试时间。     

一种低开销的三点翻转自恢复锁存器设计

随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性。为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL)。该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构。利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态。详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch, LCTNUT, TNUTL, TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9%,延迟平均降低了87.8%,功耗延迟积平均降低了92.3%,面积开销平均增加了15.4%。相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性。     

32 nm CMOS工艺的单粒子多点翻转加固锁存器设计

随着集成电路工艺不断改进,电荷共享效应诱发的单粒子多点翻转已经成为影响芯片可靠性的重要因素.为此提出一种有效容忍单粒子多点翻转的加固锁存器:低功耗多点翻转加固锁存器(low power multiple node upset hardened latch,LPMNUHL).该锁存器基于单点翻转自恢复的双联互锁存储单元(dual interlocked storage cell,DICE),构建三模冗余容错机制,输出端级联“三中取二”表决器,可以有效地容忍单粒子多点翻转,表决输出正确逻辑值,不会出现高阻态,可以有效地屏蔽电路内部节点的软错误.该锁存器能够100%容忍三点翻转,四点翻转的容忍率高达90.30%.通过运用高速传输路径、时钟选通技术和钟控表决器,该锁存器有效地降低了功耗.32 nm工艺下SPICE仿真表明,与加固性能最好的三点翻转加固锁存器综合比较,LPMNUHL的延迟平均降低了40.16%,功耗平均降低了44.96%,功耗延迟积平均降低了65.40%,面积平均降低了34.60%,并且对电压/温度波动不敏感.     

一种有效的3D存储器内建自修复方案

与2D存储器相比,3D存储器能够提供更大的容量、更高的带宽、更低的延迟和功耗,但成品率低。为了解决这个问题,提出一种有效的3D存储器内建自修复方案。将存储阵列的每一行或每一列划分成几个行块或列块,在不同层的行块或列块之间进行故障单元的映射,使不同层同一行或同一列的故障在逻辑上映射到同一层中,从而使一个冗余行或冗余列能够修复更多的故障,大大增加了冗余资源利用率和故障修复率。实验结果表明,与其他修复方案相比,该方案的修复率更高,实现相同修复率所需的冗余资源更少,增加的面积开销几乎可忽略不计。