一种高精度的FPGA电路面积时序预测方法

在FPGA上设计应用电路时，逻辑综合过程和物理综合过程需要反复进行多次，来满足面积时序约束。为了加速整个FPGA CAD流程，本文提出了一种在物理综合之前，使用前馈神经网络预测面积时序的方法。和FPGA布局布线工具VTR7.0的实验结果相比，该神经网络预测面积平均相对误差（MRE）达到4.9%，预测时序平均相对误差（MRE）达到6.4%，和现有文献相比，具有预测时间早，预测精度高的特点。该预测模型将帮助用户缩短设计周期，在逻辑综合阶段更加全面探索设计空间，提高设计质量。     

后张法有粘结预应力单侧张拉施工技术

某工程在中庭跨度较大部位设置预应力梁,先后完成了后张有粘结预应力波纹管穿管固定、预应力筋锚具安装、预应力筋穿线、混凝土浇筑、单侧张拉以及灌浆封锚等施工工艺。文章结合工程实例,对上述设计与施工技术进行了研究和总结。     

面向eFPGA的拼接式布线资源建模方法

嵌入式可编程门阵列核(eFPGA)在定制过程中的每一次迭代，都需要在新生成的布线资源图(RRG)上进行布线，进而完成该次迭代对面积/时序等参数的评估。传统的eFPGA RRG建图方法，在每次评估迭代时都需要重新生成全芯片的结构描述并在其基础上建立布线边和布线点，建图问题复杂度随芯片规模线性增大，很容易达到性能瓶颈。为了应对上述挑战，首先针对复用单元类型建立其RRG模型以及互连关系模型，然后采用一种根据资源排布关系，以动态拼接方式即时生成不同待评估阵列规模RRG的方法。实验证明，其相较于传统方法，在复用单元类型库不变的eFPGA评估过程中，依赖更小且近乎不变的数据库，建图总时间降低了约84%，内存峰值占用平均降低了约64%，从而提高了eFPGA的评估效率。     

一种支持高效加法的FPGA嵌入式DSP IP设计

提出了一种支持可变位宽高效加法的现场可编程逻辑门阵列(FPGA)嵌入式数字信号处理(DSP)单元知识产权(IP)硬核结构,相比于Altera公司的Stratix-III DSP结构,基于本文提出的优化结构可以更高效地实现加法、乘加以及累加等多种应用。利用软件对不同数据类型和位宽的输入实现数据预处理,减小了硬件资源的开销,并进一步提升了电路性能。同时在DSP结构中加入了乘法旁路器和二级符号位扩展的加法电路,在减小DSP实现面积的同时,支持超高位宽、高速的流水线型加法运算,扩展了DSP的应用范围。采用TSMC 55 nm标准CMOS工艺设计并完成了所提出的DSP IP核的电路实现,可实现包括72位可变位宽加法及36位可变位宽乘法等在内的9种运算模式。     

降低参数规模的卷积神经网络模型压缩方法

针对卷积神经网络模型参数规模越来越大导致难以在计算与存储资源有限的嵌入式设备上大规模部署的问题,提出一种降低参数规模的卷积神经网络模型压缩方法。通过分析发现,卷积层参数量与输入输出特征图数量以及卷积核大小有关,而全连接层参数数量众多且难以大幅减少。通过分组卷积减少输入输出特征图数量,通过卷积拆分减小卷积核大小,同时采用全局平均池化层代替全连接层的方法来解决全连接层参数数量众多的问题。将上述方法应用于LeNet5和AlexNet进行实验,实验结果表明通过使用组合压缩方法对LeNet5模型进行最大压缩后,参数规模可减少97%,识别准确率降低了不到2个百分点,而压缩后的AlexNet模型参数规模可减少95%,识别准确率提高了6.72个百分点,在保证卷积神经网络精度的前提下,可大幅减少模型的参数量。     

基于配置模式匹配和层次化映射结构的高效FPGA码流生成系统研究

码流生成在FPGA电子设计自动化(EDA)流程中,提供应用电路在芯片上物理实现所需的精准配置信息。现代FPGA的发展一方面呈现出器件规模及码流容量越来越大的趋势,另一方面越来越多可变阵列大小的嵌入式应用(例如eFPGA)又要求码流生成器具备更高的配置效率以及更精简的可重构数据库。针对码流生成时间增加的问题和阵列规模任意缩放的需求,该文提出一种模式匹配和层次映射的码流生成方法,即对编程单元按配置模式进行分类建模,在配置时按模型进行调用匹配,并采用了层次化的码流映射策略,使得数据库可随阵列排布调整动态生成。该方法可有效应对FPGA嵌入式应用中码流容量的增大以及阵列规模可变所带来的挑战,同时相比平面化的建模及映射方法,码流配置的时间复杂度由O(n)降低为O(lgn)。     

面向AIC结构的FPGA映射工具

探索新的现场可编程门阵列(FPGA)逻辑单元结构一直是FPGA结构研究的重点方向,与非逻辑锥(AIC)作为一种新的逻辑结构成为FPGA新结构的希望。然而实现高效且灵活的映射工具同样是研究FPGA新结构中的重点环节。该文实现了一个面向AIC结构的FPGA映射工具,与当前映射工具相比,具有更高的灵活性,能够支持AIC结构参数的调节,辅助支持进行AIC单元结构的探索改进。同时,该文提出的AIC映射工具与原工具相比,面积指标提高了33%~36%。     

一种相位与精度可重构的多模式延时锁定环路

A multimode DLL with trade-off between multiphase and static phase error is presented. By adopting a multimode control circuit to regroup the delay line, a better static phase error performance can be achieved while reducing the number of output phases. The DLL accomplishes three operation modes： mode1 with a four-phase output, mode2 with a two-phase output and a better static phase error performance, and mode3 with only a one-phase output but the best static phase error performance. The proposed DLL has been fabricated in 0.13 μm CMOS technology and measurement results show that the static phase errors of mode1, mode2 and mode3 are -18.2 ps, 11.8 ps and -6.44 ps, respectively, at 200 MHz. The measured RMS and peak-to-peak jitters of mode1, mode2 and mode3 are 2.0 ps, 2.2 ps, 2.1 ps and 10 ps, 9.3 ps, 10 ps respectively.     

一种基于约化因子上三角矩阵求逆的FPGA实现方法

矩阵运算广泛应用于实时性要求的各类电路中，其中矩阵求逆运算最难以实现。基于现场可编程门阵列(FPGA)实现矩阵求逆能够充分发挥硬件的速度与并行性优势，加速求逆运算过程。基于改进的脉动阵列的计算架构，采用一种约化因子求逆的优化算法，将任意一个n×n阶上三角矩阵转换成对角线为1的上三角矩阵，使得除法运算与乘加运算分离开来，大大简化矩阵求逆运算过程。以一个4×4阶上三角矩阵求逆为例，在Xilinx ISE平台下，采用Virtex5 FPGA完成算法实现与功能验证，在14个周期内，使用了2个除法器，3个乘法器与4个加法器实现整个矩阵求逆运算。相比于经典的脉动阵列架构，仅占用近一半资源的同时，性能提升了26.43%；相比于集成更多处理单元(PE)的脉动阵列实现方式，在性能近乎不变的情况下，耗费的资源缩减到1/4，大幅度提升了资源利用率。     

共混物PBS/PPC/MPEG的断裂力学及其热降解性能研究

采用熔融共混法制备了PBS/PPC/MPEG(WMPEG=0%,5%,10%,15%,20%)共混物,利用单边缺口弯曲试验(SENB)研究了MPEG用量对其断裂的临界能量释放率Gin的影响;以热重分析法(TG)研究了PBS/PPC及PBS/PPC/MPEG在氮气气氛中的热降解过程,并采用Kissinger法研究了共混物的热降解动力学和表观活化能(E)。结果表明:当MPEG含量为5%时,共混物临界能量释放率Gin达到最大值1.47 kJ/m2;共混物出现两个热失重峰,热降解活化能为125.5 kJ/mol,增容剂MPEG的引入,使共混物的活化能提高了到160.1 kJ/mol。