H.264中一种基于搜索范围自适应调整的运动估计算法

视频编码标准 H.264中的固定搜索范围设定,使得运动估计单元的计算量和存储读写带宽过大,给实时编码带来了困难.该文提出一种基于搜索范围自适应调整的运动估计算法.算法首先根据当前编码块预测运动矢量(PMV)点的绝对误差和(SAD)以及相邻已编码块的信息,判断 PMV 的预测准确程度,自适应地确定搜索范围(SR)大小;然后通过检测编码块所在区域的运动方向特性,确定 SR 内的有效搜索方向.仿真结果表明:相比于全搜索算法和 UMHexagon 算法,该文算法分别能够平均节省91%和18%左右的运动估计时间,而码率和图像 PSNR 基本保持不变.     

RS码译码器综述

ＲＳ码是差错控制领域中一类重要的线性分组码，由于具有很强的纠随机错和突发错的能力，被广泛应用于各种差错控制系统中，本文从ＲＳ译码算法，ＲＳ译码器的ＶＬＳＩ结构和ＲＳ码系统性能三方面论述了ＲＳ译码器的发展现状，并展望了译码器的未来发展方向。     

基于一种新的时空编码技术的片上总线的低延迟低能耗设计

在深亚微米设计中,降低能耗和传播延迟是片上全局总线所面对的两个最主要设计目标.本文提出了一种用于片上全局总线的时空编码方案,它既提高了性能又降低了峰值能耗和平均能耗.该编码方案利用空间总线倒相编码和时间编码电路技术的优点,在消除相邻连线上反相翻转的同时,减少了自翻转数和耦合翻转数.在应用该总线编码技术降低总线延时和能耗的设计中,给出了一种总线上插入中继驱动器的设计方法,以确定它们合适的尺寸和插入位置,使得在满足目标延时和翻转斜率要求的同时总线总的能耗最小.该方法可用来为各种编码技术获得翻转斜率约束下的总线能耗与延时的优化折中.     

基于一种新的时空编码技术的片上总线的低延迟低能耗设计

在深亚微米设计中,降低能耗和传播延迟是片上全局总线所面对的两个最主要设计目标.本文提出了一种用于片上全局总线的时空编码方案,它既提高了性能又降低了峰值能耗和平均能耗.该编码方案利用空间总线倒相编码和时间编码电路技术的优点,在消除相邻连线上反相翻转的同时,减少了自翻转数和耦合翻转数.在应用该总线编码技术降低总线延时和能耗的设计中,给出了一种总线上插入中继驱动器的设计方法,以确定它们合适的尺寸和插入位置,使得在满足目标延时和翻转斜率要求的同时总线总的能耗最小.该方法可用来为各种编码技术获得翻转斜率约束下的总线能耗与延时的优化折中.     

支持多抽象层次设计的验证平台

验证是集成电路设计过程中极其重要的环节,占用了整个设计流程60%以上的时间。大规模集成电路的设计复杂度使分层次的设计成为必然,为各个抽象层次模型分别开发验证平台会浪费大量的时间。基于混合仿真的支持多抽象层次设计的验证平台可以有效缩短设计的验证时间。验证平台功能完善,可配置性强,用户只需添加激励和简单的配置,即可实现针对特定设计的验证环境,由此可以极大提高验证的效率和质量,具有广泛的应用空间。     

一种低硬件消耗的CABAC编码器研究与实现

基于上下文的自适应算术编码(CABAC)是H.264标准中的一个重要创新.通过算术编码与自适应上下文模型的结合使其可以获得很高的压缩比,相对于CAVLC其可以获得9%～14%码率的降低.CABAC作为一种新型的熵编码方法,其将自适应技术、上下文模型化和二进制算术编码有效的结合在了一起,并采用查表的乘法与概率估计,使得CABAC在硬件实现方面比较方便.在此提出了一种适用于1080P(@30Hz)的低硬件消耗的CABAC编码器,采用SMICO.18μmCMOS工艺实现,其理想速度可以达到200MHz.该编码器可以应用于高清视频编码领域.     

JPEG2000中高性能Tier-1编码器的VLSI结构设计与实现

为满足JPEG2000编码器的硬件实现需求,针对其中最为复杂和耗时的Tier-1编码器,提出了一种高效的硬件实现结构.该结构采用通道并行的位平面编码器,并且在通道内部采用基于列的点跳跃算法,提升了位平面的编码速度.同时,MQ编码器与位平面编码器配合,引入5级动态流水结构,进一步提高编码效率.FPGA验证结果表明,运用该结构的Tier-1编码器,在提高70%编码效率的同时只增加了18.2%的硬件开销,取得了令人满意的结果.     

数字化混沌系统的仿真研究

通过计算机仿真得到了两个数字化混沌系统在不同精度时的周期.通过对最大周期的统计分析,得到了一组比较有规律、有意义的统计量.文中将这些统计量的均值称为"最大周期因子",它反映了数字化混沌系统最大周期与整个状态空间的比值.利用最大周期因子,可以大致计算在任意精度时混沌系统所能达到的最大周期.     

基于ARCA3 CPU的嵌入式SoC的FPGA原型验证

基于FPGA的验证是SoC功能验证的有效途径,建立一个基于FPGA的原型验证系统已成为SoC验证的重要方法.ARCA3是一种高性能、低功耗,国产的嵌入式微处理器.在ARCA3和AMBA架构上集成存储器控制器等IP核和外设,构建一个嵌入式SoC,并在FPGA上实现SoC的原型验证系统和软硬件协同验证环境.在FPGA原型机上运行Bootloader和操作系统,验证整个系统硬件的可操作性和软硬件之间的交互.基于FPGA的原型验证系统的实现可以快速验证基于ARCA3的各种抽象层次的IP核和开发基于ARCA3的软件应用.     

面向ASIC实现的CPA研究平台及其应用

差分功耗分析（DPA）是一种非侵入式边信道攻击技术,对各种密码芯片的安全构成了极大威胁。为了能够快速地评估密码算法ASIC实现方式的算法级抗功耗分析攻击措施的实际效果,将门级功耗分析方法应用于功耗分析攻击评估技术中,搭建了基于PrimeTime PX和MATLAB的相关性功耗分析（CPA）研究平台。该平台具有较强的通用性,只需修改算法攻击功耗模型部分,即可快速完成对不同密码算法ASIC实现中算法级防护措施的评估。作为应用,利用该平台分别对普通AES算法实现和基于Threshold技术的AES算法实现进行了相关性攻击实验,证明了该平台的有效性和便捷性。