应用于航空运输领域的新型货物查询系统

应用于航空运输领域的新型货物查询系统航天总公司７１０所孟燕赵进陈禾一、问题的提出当今世界航空货物运输的管理水平和服务质量已提高到了一个新的水平，国外大部分航空公司都已实现了货运业务处理计算机化。而我国长期以来还主要依靠手工操作，工作效率低，查询速度慢...     

DCT快速算法及其VLSI实现

现在离散余弦变换（DCT）发展很快，本文概述了DCT的各种快速算法及其发展，将DCT算法进行了分类。文中详细地综述了适合于VLSI实现的各种DCT算法结构，并对这一领域的发展及应用前景进行了探讨。     

配电网络断线谐振及抑制方法

通过模拟试验，从典型的断线回路中揭示出断线谐振的许多性质及其产生规律，提出了瞬间吸能配以附加相间电容的消谐方法，研制的消谐装置能够满足现场的实际需要。     

小面积低功耗掩膜ROMASIC设计

本文介绍了一种利用0.6μm单硅双铝双阱CMOS工艺实现的4Kbit掩膜ROM专用集成电路设计(ASIC).ROM单元应用串行结构,整个芯片的面积为0.082mm².在5伏电源下,功率延迟积为0.036PJ/bit,最大工作电流为1.2mA,最大静态漏电流为0.1μA.采用一种新颖的灵敏放大器有效地提高了ROM的访问速度,ROM的访问时间为36ns.     

DSP与PC机之间异步串行接口设计

阐述了DSP通过RS-232-C与PC机的异步串行通信原理,并给出了实现异步串行通信的硬件接口电路设计实例和软件编程.该方案简单易行,具有一定的通用性.     

基于FPGA的时变带宽数字滤波器的研究和设计

介绍了一种采用切比雪夫逼近算法估计滤波器的系统传输函数、按照频率乘积法基于FPGA实现窄带FIR数字滤波器的方法。通过分析设计指标中对纹波和阻带衰减的要求,确定了以切比雪夫逼近算法作为理论基础,采用MATLAB数学工具实现该算法;采用VHDL硬件描述语言描述了频率乘积法的RTL级实现结构,并通过了硬件电路测试满足了设计的要求。通过本论文论证了切比雪夫逼近法在FIR滤波器基于FPGA设计可行性。     

ASIC Design of High-Speed Low-Power HDLC Controller

Combined with the engineering requirement, a high-speed low-power ASIC design of HDLC controllerbased on RS-485 bus is given in this paper.On principle of Top-Down design, this ASIC design usesmulti-techniques to reduce its die area and dynamic power,and overcomes some problems appeared frequently inapplication systems of the RS-485 circuits formed by the Standard Interface Chips. This design also improves thesystem reliability and reduces the system area.     

并联电抗器中性点小电抗的选择

分析并列出了四射线补偿方法下并联电抗器在不同的补偿度下小电抗的大小、所应耐受的最大工频电压和暂时功率的计算公式 ,并给出了相应的曲线。指出应该避开电抗器的全补偿运行方式。超高压线路中的可控电抗器应具有高速响应能力 ,文中叙述了它的三角形接线的优点 ,以及星形接线时的调节方式     

uC/OS-Ⅱ支持下的以太网数据采集系统的设计

针对在嵌入式系统中采用“线性”程序设计方法带来的实时性差和扩展性不高的问题,通过在一个嵌入式数据采集系统中移植嵌入式实时操作系统uC/OS-Ⅱ,在分析了在实时操作系统uC/OS-Ⅱ下,确定了系统各个任务的优先级并实现了任务间的相互切换,提高了系统运行实时性和稳定性;数据采集系统移植了传输效率更高的UDP/IP协议栈,实现了系统的网络通信功能;实验表明,数据采集系统在移植了uC/OS-Ⅱ具有良好的实时性和扩展性并且运行稳定.     

ASIC Design of Floating-Point FFT Processor

An application specific integrated circuit (ASIC) design of a 1024 points floating-point fast Fourier transform(FFT) processor is presented. It can satisfy the requirement of high accuracy FFT result in related fields. Several novel design techniques for floating-point adder and multiplier are introduced in detail to enhance the speed of the system. At the same time, the power consumption is decreased. The hardware area is effectively reduced as an improved butterfly processor is developed. There is a substantial increase in the performance of the design since a pipelined architecture is adopted, and very large scale integrated (VLSI) is easy to realize due to the regularity. A result of validation using field programmable gate array (FPGA) is shown at the end. When the system clock is set to 50 MHz, 204.8 μs is needed to complete the operation of FFT computation.