基于IP Core的Viterbi高速译码器测试

深入研究了基于Altera的Viterbi v4.3.0 IP核实现高速维特比译码器的测试方法,详细分析了译码器的Atlantic接口信号,给出了采用Paralle1结构Viterbi译码器的仿真结果.研究结果表明应用Viterbi v4.3.0能够设计出符合不同性能要求的高性能维特比译码器,采用面向数据包传输的Atlantic接口使Viterbi译码器具有很高的吞吐量.     

译码器原理及其应用

本文根据译码器的分类，说明了译码器的原理和应用，用译码器可实现逻辑函数，用二进制译码器可实现码制变换。利用VHDL语言可设计译码器。     

对译码器引爆能力的技术改进

文章提出了几种改进译码器引爆能力的方案，详细介绍了这几种方案的优缺点及实施的方法，为多井组合激发勘探提供了技术保证。     

FPGA在数字通信系统中的应用

文中介绍了使用ACEXlK器件实现的一种Manchester编译码器。     

Viterbi译码器的硬件实现

介绍了一种Vkerbi译码器的硬件实现方法。设计的基于硬判决的Viterbi译码器具有约束长度长（9)、译码深度深（64)的特点。为了兼顾硬件资源与电路性能两个方面，在设计中使用了4个ACS单元，并根据Xilinx Virtex系列FPGA的结构特点．利用FPGA内部的BlockRAM保存汉明距离和幸存路径，提高了译码速度。     

多循环、可预置、互锁功能译码器设计

本设计具有成本较低、功能可靠、抗干扰性强，并具有循环计数、重复预置及互锁功能。当给出4位编码指令后，经译码电路产生16个控制命令。