8VSB芯片的层次式设计方法

提出了深亚微米下系统级芯片层次式版图设计的方法，并用该方法设计了HDTV信道解码芯片8VSB的版图。实例设计结果表明，该方法在节约面积、加速时序收敛方面效果明显，大大缩短了芯片设计周期。     

编码解码芯片HD3-6408-9及其应用

编码解码芯片HD3 64 0 8 9是一种高性能的CMOS器件。这种大规模芯片主要由编码器和解码器两部分组成。在数据传输应用中 ,采用两个独立的单片机系统 ,利用编码解码芯片 (HD3 64 0 8 9)组成数字信号的接收、发送及显示部分来完成数据传输功能     

用TMS320C6201实现H.263编译码系统

介绍了用TMS320C6201实现视频压缩编码标准H.263的编译码系统,并以编码系统为例,给出其硬件设计及软件的优化处理方法.     

基于HOP的可调光编码／解码器的研究

提出了一种基于全息光处理器的可调光编码/解码器的实现方案。全息光处理器可以在空间进行编/解码，每个通信网络单元可以采用任意速率的数字或模拟的调制信号，它非常适合于多媒体的通信网络环境，通过对全息光处理器的折射率大小和位置的控制，当一个输入光脉冲经过光处理器中具有特定折射率的空间位置后，便可在处理器的输出端口得到合适的输出信号。本文给出了这种基于全息光处理器的可调光编码/解码器的仿真实验，结果是可行的，与以前文献中提出的结构相比，减小了硬件实现的复杂性，降低了成本和功耗，便于集成。     

规则库冗余性控制策略的研究

冗余性控制是研究知识库组织、管理和维护中的一个问题．本文通过对智能型机译系统中规则知识表示方法的分析，提出了将冗余规则划分为显式冗余规则和隐式冗余规则分别予以处理的思想，给出了显式冗余规则的判别算法和部分隐式冗余规则的检测标准，并提出了控制机译系统规则库冗余性的基本原则.     

Experience with Siberian Centralized Dispatch Regulation regarding location determination of damages sustained by intersystem high-voltage transmission lines

A set of measures that can be implemented by the Relay-Protection and Automated-Equipment Service for Centralized Dispatch Regulation (CDR) in Siberia to determine the location of damage sustained by inter-system 550-and 220-kV transmission lines maintained by the United Power System (UPS) of Siberia, and the methodology and technology of damage-location determination (DLD) are described. The damage sustained by the 500-kV high-voltage lines (HL), and the accuracy of DLD relative to zero-sequence emergency parameters are analyzed statically. __________ Translated from élektricheskie Stantsii, No. 5, pp. 59–62, May, 2006.     

TMS320VC54x处理器McBSP接口的设计和实现

以低速语音编解码系统为例．介绍了TMS320VC54x数字信号处理器的多通道缓冲串口的软硬件设计，给出了具体的设计思想和实现方法。     

光纤码分多址技术在城域接入网中的应用

分析了光纤码分多址技术O -CDMA在城域接入网中的应用。回顾了O -CDMA技术的发展历史 ,详细地介绍了O -CDMA技术的特点 ,其具有的公平性、灵活性、网络控制管理、对服务区处理能力以及高的安全性使O -CDMA技术成为较好的城域接入网技术。阐述了目前在应用中O -CDMA存在的一些技术方面的问题     

SDI接口数字监视设备的设计与实现

介绍了一种对SDV(串行数字视频)信号进行解码的设备设计方案，提出了该系统的总体构架，并对该系统的硬件设计、软件设计进行了全面的论述。设计的产品具有较高的性能价格比，已进入了推广阶段。     

低功耗并行LTE-Turbo译码器的VLSI结构设计及实现

针对3GPP LTE标准中的Turbo码,设计了一种基于最大后验概率算法的低功耗并行译码器.根据二次置换多项式交织器的整数数学特性,分解并行处理中每个译码器的交织地址为子码块地址和块内偏移地址,提出一种高效的递归计算子码块交织地址的算法,使得并行度可以为任意值,而不仅仅限于2的幂次;并依此设计了低复杂度的实时递归计算交织器的互连结构,以避免传统实现方法中对交织地址的存储,有效地简化了Turbo译码器本征信息处理的互连网络,减小了实现面积和功耗;最后从结构级进行优化设计,进一步减少面积和功耗.实验结果表明,在40nm的工艺下,约束工作电压为1.18V、时钟频率为282MHz,版图实现可以达到130Mb/s的吞吐量,且功耗仅为107mW,每次迭代能量效率为0.107nJ/bit.