基于BIM的矿井工程三维协同设计研究

分析了煤炭行业现行二维CAD设计的不足、基于BIM技术的三维协同设计的优势、主流三维及BIM软件的特点，并利用Bentley系列软件进行张家峁矿井三维协同设计探索，梳理了三维协同设计的原则、流程，指出了矿井工程采用三维协同设计的可行性及存在的问题。相关研究及经验可为三维协同设计在矿井工程中应用与推广提供借鉴。     

高Q值微机电陀螺的快速起振控制

针对高Q值微机电陀螺的快速起振问题,研究其驱动轴控制方法。分析了高Q值谐振器的振动相位随频率的变化率,阐明了锁相环方案启动时间长且对初始频率偏差敏感的原因。用平均法推导了自激振荡方案下起振初始阶段振幅随时间的变化规律。提出了"自激-锁相"驱动轴控制方案,先采用自激振荡方式使陀螺快速起振,再转为锁相环方式使振动频率精确稳定。经实验测试,采用锁相环方案,当初始频率偏差在±10 Hz以内,陀螺的启动时间为2s;采用自激-锁相方案,只要初始频率偏差在±1 000Hz以内,陀螺均可在0.3s内达到频率误差小于0.01%,在0.4s内达到振幅误差小于0.1%。"自激-锁相"方案大幅度缩短了陀螺的启动时间,而且对陀螺初始频率的设置偏差不敏感,对环境温度变化的适应性好,适用于微机电陀螺的批量生产。     

Fe2O3对铜尾矿基CaO-MgO-Al2O3-SiO2微晶玻璃析晶行为的影响

以铜尾矿为主要原料,通过熔融法制备CaO-MgO-Al₂O₃-SiO₂(CMAS)微晶玻璃,并外掺Fe₂O₃晶核剂对细粒级铜尾矿基CMAS微晶玻璃析晶行为进行优化。利用DSC、XRD和SEM等手段研究了晶核剂用量对细粒级铜尾矿基CMAS微晶玻璃析晶行为和物理性能的影响,借助Ozawa-Chen法拟合计算了析晶动力学参数。结果表明,外掺Fe₂O₃晶核剂用量大于3.72%(质量分数)时,细粒级铜尾矿制备的微晶玻璃可以实现整体析晶。辉石相的析出是玻璃相中的Fe、Mg元素进入[Si(Al)O₄] 四面体晶格配位的结果,Fe³⁺的增加有利于辉石相的析出并降低了析晶活化能,外掺Fe₂O₃晶核剂能够较好地优化细粒级铜尾矿基微晶玻璃的析晶行为和力学性能。     

用于DTMB接收机的10bit,40MS/s,72dB SFDR流水线模数转换器

介绍了一个应用于数字电视地面多媒体广播(DTMB)接收机的10-bit,40-MS/s流水线模数转换器(ADC),通过优化各级电容大小和运算放大器电流大小,在保证电路性能的同时降低了功耗.测试结果为:在40MHz采样率,4.9MHz输入信号下,可以获得9.14bit的有效位数(ENOB),72.3dB无杂散动态范围(SFDR).电路微分非线性(DNL)的最大值为0.38LSB,积分非线性(INL)的最大值为0.51LSB.电路采用0.18μm 1P6M CMOS工艺实现,电源电压为3.3V,核心面积为1mm2,功耗为78mW.     

采用改进电流调制功耗缩放的精度和速度可编程流水线模数转换器

介绍了一个精度和速度可编程、但不需要改变运算放大器偏置电流的流水线模数转换器,实现了8～11bit和400k～40MSa/s的程控范围.提出了一种新颖的预充型开关运放,在降低功耗的同时,可以使运算放大器快速开启.通过采用改进的电流调制功耗缩放技术、新颖的开关运放技术、采样保持电路消去技术和动态比较器,大大降低了电路的功耗.电路设计采用1.8V 1P6M 0.18μm CMOS工艺,仿真结果表明:在11bit,40MSa/s性能条件下,输入信号为19.02MHz时,无杂散动态范围(SFDR)为81dB,信噪失真比(SNDR)为67dB,功耗为29mW.     

采用改进电流调制功耗缩放的精度和速度可编程流水线模数转换器

介绍了一个精度和速度可编程、但不需要改变运算放大器偏置电流的流水线模数转换器,实现了8～11bit和400k～40MSa/s的程控范围.提出了一种新颖的预充型开关运放,在降低功耗的同时,可以使运算放大器快速开启.通过采用改进的电流调制功耗缩放技术、新颖的开关运放技术、采样保持电路消去技术和动态比较器,大大降低了电路的功耗.电路设计采用1.8V 1P6M 0.18μm CMOS工艺,仿真结果表明:在11bit,40MSa/s性能条件下,输入信号为19.02MHz时,无杂散动态范围(SFDR)为81dB,信噪失真比(SNDR)为67dB,功耗为29mW.     

采用预充开关运放的低功耗12位40MS/s流水线模数转换器

设计了一个采用新型预充快速开启开关运放的低功耗12位40MS/s流水线模数转换器(ADC)。该转换器通过采用新型预充开关运放技术、采样保持电路消去结构、动态比较器和优化采样电容,大大降低了电路的功耗。电路设计采用1.8V 1P6M 0.18μmCMOS工艺,仿真结果表明,在40MS/s采样速率下,输入信号为19MHz时,无杂散动态范围(SFDR)为90.15dB,信噪失真比(SNDR)为72.98dB,功耗为27.9mW。     

黄河三角洲典型灌区泥沙资源的优化配置及其生态效益评价

采用实测资料分析的办法,对小开河灌区泥沙资源优化配置途径及其生态效益进行了深入的分析与评价。     

一种不带校正SFDR为85.2dB的14位100兆流水线模数转换器

This paper describes a 14-bit 100-MS/s calibration-free pipelined analog-to-digital converter （ADC）. Choices for stage resolution as well as circuit topology are carefully considered to obtain high linearity without any calibration algorithm. An adjusted timing diagram with an additional clock phase is proposed to give residue voltage more settling time and minimize its distortion. The ADC employs an LVDS clock input buffer with low-jitter consideration to ensure good performance at high sampling rate. Implemented in a 0.18-μm CMOS technology, the ADC prototype achieves a spurious free dynamic range （SFDR） of 85.2 dB and signal-to-noise-and-distortion ratio （SNDR） of 63.4 dB with a 19.1-MHz input signal, while consuming 412-mW power at 2.0-V supply and occupying an area of 2.9 × 3.7 mm^2.