瞬时剂量率效应激光模拟测试技术

瞬时剂量率辐射效应模拟测试存在着试验资源有限、环境电磁干扰强、重复性不高等不利因素。本文开发了瞬时剂量率效应脉冲激光模拟测试技术,以1 064 nm激光构建完整精细的剂量率效应地面模拟测试系统。利用此系统开展了不同工艺节点、不同沟道类型、不同衬底形式的瞬时剂量率效应实验研究。仿真实验结果表明相同条件下,体硅器件光电流比绝缘衬底上的硅(SOI)器件大10倍以上,光电流受源漏电压影响也大于SOI器件。     

H型栅SOIMOS作为静电保护器件的维持电压的研究(英文)

对绝缘体上硅工艺来说,静电保护可靠性是一个关键且具有挑战性的问题。着重于研究H型栅SOIMOS的维持电压,通过实验发现此器件的维持电压与栅宽紧密联系。结合TCAD仿真解释了器件的工作机理,通过建立集约模型并由HSPICE仿真,揭示了体电阻与维持电压之间的关系。     

核反应影响半导体器件单粒子翻转的Geant4仿真

利用MC工具Geant4研究核反应对于半导体器件单粒子翻转效应(SEU)的影响,构建了研究的一般方法。辐照过程中电学与核反应物理过程的作用决定器件中敏感单元产生的淀积电荷量的分布,核反应的物理过程对于沉积较高电荷量的贡献很大。此外,利用Geant4分析静态随机存储器(SRAM)敏感单元上的后段互连材料钨对于单粒子翻转的反应截面的影响,并进行了模拟仿真。模拟结果表明,钨层的存在会加重存储器件的单粒子翻转效应。     

部分耗尽SOI器件背栅界面陷阱密度的提取

利用基于复合理论的直流电流电压法,提取SOI器件背栅界面陷阱密度。给出了具体的测试原理,以0.13 μm SOI工艺制造的部分耗尽NMOS和PMOS器件为测试对象,分别对两种器件的背界面复合电流进行测试。将实验得到的界面复合电流值与理论公式作最小二乘拟合,不仅可以获得背界面陷阱密度,还可以得到界面陷阱密度所在的等效能级。结果表明,采用智能剥离技术制备的SOI器件的背界面陷阱密度量级均为10¹⁰cm-2,但NMOS器件的背界面陷阱密度略大于PMOS器件,并给出了界面陷阱密度所在的等效能级。     

DCIV技术表征MOS/SOI界面陷阱能级密度分布

基于直流电流电压(DCIV)理论和界面陷阱能级U型对称分布模型,可以获取硅界面陷阱在禁带中的分布,即利用沟道界面陷阱引起的界面复合电流与不同源/漏-体正偏电压(Vpn)的函数关系,求出对应每个Vpn的有效界面陷阱面密度(Neff),通过Neff函数与求出的每个Neff值作最小二乘拟合,将拟合参数代入界面陷阱能级密度(DIT)函数式,作出DIT的本征分布图.分别对部分耗尽的nMOS/SOI和pMOS/SOI器件进行测试,得到了预期的界面复合电流曲线,并给出了器件界面陷阱能级密度的U型分布图.结果表明,两种器件在禁带中央附近的陷阱能级密度量级均为109 cm-2·eV-1,而远离禁带中央的陷阱能级密度量级为1011 cm-2·eV-1.     

用于ESD防护的PDSOI NMOS器件高温特性

研究了基于0.18μm部分耗尽型绝缘体上硅(PDSOI)工艺的静电放电(ESD)防护NMOS器件的高温特性。借助传输线脉冲(TLP)测试系统对该ESD防护器件在30~195℃内的ESD防护特性进行了测试。讨论了温度对ESD特征参数的影响,发现随着温度升高,该ESD防护器件的一次击穿电压和维持电压均降低约11%,失效电流也降低近9.1%,并通过对器件体电阻、源-体结开启电压、沟道电流、寄生双极结型晶体管(BJT)的增益以及电流热效应的分析,解释了ESD特征参数发生上述变化的原因。研究结果为应用于高温电路的ESD防护器件的设计与开发提供了有效参考。     

栅极触发PDSOI CMOS闩锁效应研究

测试了不同静态栅极触发电压(输入电压)下诱发CMOS闩锁效应需要的电源电压和输出电压(即将闩锁时的输出电压),发现静态栅极触发CMOS闩锁效应存在触发电流限制和维持电压限制两种闩锁触发限制模式,并且此栅极触发电压.输出电压曲线是动态栅极触发CMOS闩锁效应敏感区域与非敏感区域的分界线.通过改变输出端负载电容,测试出了不同电源电压下CMOS闩锁效应需要的栅极触发电压临界下降沿,并拟合出了0 pF负载电容时的临界下降沿,最终得出了PDSOI CMOS电路存在的CMOS闩锁效应很难通过电学方法测试出来的结论.     

PDSOI NMOS/CMOS闩锁特性

本文研究了部分耗尽绝缘体上的硅(PDSOI)NMOS、CMOS结构的闩锁(latch)特性。提出了一种体电极触发诱发PDSOI NMOS器件闩锁效应维持电压的测试方法,并用此方法测试出了不同栅长、栅宽和体接触结构NMOS/CMOS的闩锁效应维持电压,以及沟道注入条件和温度对维持电压的影响。     

锁相环敏感模块的单粒子效应与设计加固

应用于航天工程的锁相环(PLL)电路遭受太空高能粒子轰击时会发生单粒子效应(SEE),引起电路失锁,对系统造成灾难性影响.分析了鉴频鉴相器(PFD)和分频器(DIV)模块的单粒子效应导致失锁的机理,运用改进的双互锁结构(DICE)的锁存器和冗余触发器电路分别对其进行设计加固(RHBD),基于0.35μm CMOS工艺设计了加固的锁相环电路.仿真结果表明,加固PLL可以对输入20～40 MHz的信号完成锁定并稳定输出320～ 640 MHz的时钟信号.在250fC能量单粒子轰击下加固后PFD模块不会造成PLL失锁,加固DIV模块的敏感节点数目降低了80％.     

28 nm超薄体FD-SOI高温特性研究

研究了低阈值电压(LVT)结构的28 nm超薄体全耗尽绝缘体上硅(FD-SOI)MOSFET的高温下特性。在300 ℃下对器件进行测试,将FD-SOI与部分耗尽(PD)SOI进行参数对比。结合理论分析,证明了高温下超薄体FD-SOI具有比PD-SOI更低的阈值电压漂移率和亚阈值摆幅。在300 ℃高温下工作时,SOI MOSFET的参数发生退化,阈值电压减小,泄漏电流增加,栅极对沟道电流的控制能力大大减小。超薄体FD-SOI的设计可使器件的高温性能更加稳定,将电路的工作温度提高到300 ℃。